七段數碼顯示譯碼器設計

1、七段數碼顯示譯碼器設計一、實驗目的：學習7段數碼顯示譯碼器設計，學習VHDL勺多層次設計方法。二、實驗原理：七段數碼管由8個（a,b,c,d,e,f,g,dp）按照一定位置排列的發(fā)光二極管構成，通常采取共陰極或者共陽極的設計，將8個二極管的同一極接在一起，通過分別控制另外的8個電極的電平，使二極管導通（發(fā)光）或截止（不發(fā)光）。七段數碼顯示譯碼器的功能就是根據需要顯示的字符，輸出能夠控制七段數碼管顯示出該字符的編碼。三、實驗內容：1）用VHD段計7段數碼管顯示譯碼電路，并在VHD邪述的測試平臺下對譯碼器進行功能仿真，給出仿真的波形。CLMOUTTL.R1.- LED，1*.-回.口AMTCflU

2、IEM*程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYSMGISPORT(A:INSTD_LOGIC_VECTOR(3DOWNTO0);LED7S:OUTSTD_LOGIC_VECTOR(6DOWNTO0);END;ARCHITECTUREONEOFSMGISBEGIN：CNT4BjDECL7SBlMkDrstO1,CDlltflPROCESS(A)BEGINCASEAISWHEN0000=LED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED

3、7SNULL;ENDCASE;仿真波形:2）數碼管顯示電路設計利用以上設計的譯碼器模塊，設計一個8位的顯示電路。利用時分復用的方式快速輪流點亮8個數碼管， 在視覺上形成8個數碼管同時顯示的效果（盡管實際上同一時間只有一個數碼管被點亮）。要實現以上功能，就必須按照一定時鐘節(jié)拍，輪流使譯碼器輸出所需要享符的編碼；同時控制數碼管的公共電極電平，輪流點亮數碼管。ENTITYVHDL42ISPORT(CLK:INSTD_LOGIC;S:OUTSTD_LOGIC_VECTOR(2DOWNTO0);D:INSTD_LOGIC_VECTOR(3DOWNTO0);A:OUTSTD_LOGIC_VECTOR(6D

4、OWNTO0);ENDVHDL42;ARCHITECTUREONEOFVHDL42IS備注：在新試驗箱中可酌情減少位數實現，新試驗箱中管腳查閱教材中附錄。LIBRARYIEEE;USEIE用.STD,USEIEEE.STD_LOGIC_UNSIGNED.ALL;SIGNALC:STD_LOGIC_VECTOR(2DOWNTO0);BEGINP1:PROCESS(CLK)BEGINIFCLKEVENTANDCLK=1THENIFC111THENC=C+1;ELSEC=000;ENDIF;ENDIF;SAAAAAAAAAAAAAAAANULL;ENDCASE;ENDPROCESSP2;END;仿真波形:管腳鎖定:信號舊試驗箱新試驗箱No.2管腳號連接的器件管腳號連接的器件clk43Clk1153CLK2rst35開關2234鍵2ena30開關1233鍵1A(6)11SEGg167SEGgA(5)10SEGf166SEGfA(4)9SEGe165SEGeA(3)8SEGd164SEGdA(2)7