FPGA習(xí)題集及參考答案

1、習(xí)題集及參考答案一、 填空題1. 一般把 EDA 技術(shù)的發(fā)展分為（）個(gè)階段。2. FPGA/CPLD 有如下設(shè)計(jì)步驟：原理圖/HDL 文本輸入、適配、 功能仿真、綜合、編程下載、硬件測(cè)試，正確的設(shè)計(jì)順序是（）。3. 在 EDA 工具中，能完成在目標(biāo)系統(tǒng)器件上布局布線的軟件稱為（） 。4. 設(shè)計(jì)輸入完成之后，應(yīng)立即對(duì)文件進(jìn)行（） 。5. 基于硬件描述語(yǔ)言的數(shù)字系統(tǒng)設(shè)計(jì)目前最常用的設(shè)計(jì)方法稱為（）設(shè)計(jì)法。6. 將硬件描述語(yǔ)言轉(zhuǎn)化為硬件電路的過(guò)程稱為（） 。7. IP 核在 EDA 技術(shù)和開發(fā)中具有十分重要的地位，以HDL 方式提供的IP 被稱為（）IP。8. SOC 系統(tǒng)又稱為（）系統(tǒng)。SOPC

2、系統(tǒng)又稱為（）系統(tǒng)。9. 將硬核和固核作為（） IP 核，而軟核作為（） IP 核。10. IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位，以HDL方式提供的IP被稱為（）。11. HDL 綜合器就是邏輯綜合的過(guò)程，把可綜合的VHDL/Verilog HDL 轉(zhuǎn)化成硬件電路時(shí)，包含了三個(gè)過(guò)程，分別是（） 、 （） 、 （） 。12. EDA 軟件工具大致可以由五個(gè)模塊構(gòu)成，分別是設(shè)計(jì)輸入編輯器、（） 、 （） 、（）和（） 。13. 按仿真電路描述級(jí)別的不同，HDL 仿真器分為（） 仿真、 （） 仿真、 （）仿真和門級(jí)仿真。14. 系統(tǒng)仿真分為（）、（）和（）。15. （）仿真是對(duì)設(shè)計(jì)輸入的規(guī)范

3、檢測(cè)，這種仿真通過(guò)只能表示編譯通過(guò)，說(shuō)明設(shè)計(jì)滿足一定的語(yǔ)法規(guī)范，但不能保證設(shè)計(jì)功能滿足期望。16. （）仿真是對(duì)綜合后的網(wǎng)表進(jìn)行的仿真，它驗(yàn)證設(shè)計(jì)模塊的基本邏輯功能，但不帶有布局布線后產(chǎn)生的時(shí)序信息，是理想情況下的驗(yàn)證。17. （）仿真是布局布線后進(jìn)行的后仿真，仿真時(shí)考慮了布線延時(shí)，和芯片實(shí)際的工作情況更加接近。）配置存儲(chǔ)器結(jié)構(gòu)。）。）的設(shè)計(jì)方法。）狀態(tài)機(jī)兩類。）、（）、輸入/輸出端口。）、（）。18. 目前 Xilinx 公司生產(chǎn)的FPGA 主要采用了（19. 描述測(cè)試信號(hào)的變化和測(cè)試工程的模塊叫做（20. 現(xiàn)代電子系統(tǒng)設(shè)計(jì)領(lǐng)域中的EDA 采用（21. 有限狀態(tài)機(jī)可分為（）狀態(tài)機(jī)和（22.

4、Verilog HDL 中的端口類型有三類：（23. Verilog HDL 常用兩大數(shù)據(jù)類型：（）綜合適配（）-24. FPGA/CPLD設(shè)計(jì)流程為：原理圖/HDL文本輸入（ 編程下載-硬件測(cè)試。25. （）是描述數(shù)據(jù)在寄存器之間流動(dòng)和處理的過(guò)程。26. 連續(xù)賦值常用于數(shù)據(jù)流行為建模，常以（）為關(guān)鍵詞。27. Verilog HDL 有兩種過(guò)程賦值方式：（）和（）。28. 'timescalelns/100Ps 中 1ns 代表（）,100Ps 代表（）。29. 未來(lái)的集成電路技術(shù)的發(fā)展趨勢(shì)，把整上系統(tǒng)集成在一個(gè)芯片上去，這種芯片被稱為（）。30. 從互連結(jié)構(gòu)上可將PLD 分為確定型

5、和統(tǒng)計(jì)型兩類。確定型結(jié)構(gòu)的代表是（），統(tǒng)計(jì)型結(jié)構(gòu)代表是（）。31. CPLD 是由（）的結(jié)構(gòu)演變而來(lái)的。32. FPGA 的核心部分是（），由內(nèi)部邏輯塊矩陣和周圍I/O 接口模塊組成。33. 把基于電可擦除存儲(chǔ)單元的EEPROM 或 Flash 技術(shù)的 CPLD 的在系統(tǒng)下載稱為（），這個(gè)過(guò)程就是把編程數(shù)據(jù)寫入E2CMOS 單元陣列的過(guò)程。34. 根據(jù)配置數(shù)據(jù)線數(shù)，器件配置可分為并行配置和串行配置兩類。串行配置以（）為單位將配置數(shù)據(jù)載人可編程器件：而并行配置一般以（）為單位向可編程器件載入配置數(shù)據(jù)。35. FPGA 的配置模式有從動(dòng)串行模式、從動(dòng)并行模式、主動(dòng)串行模式、主動(dòng)并行模式、以及（）模

6、式。36. 可編程邏輯器件的配置方式分為（）和（）兩類。37. VerilogHDL 是在（）年正式推出的。38. 在 verilog HDL 的 always 塊本身是（）語(yǔ)句。39. Verilog HDL 中的 always 語(yǔ)句中的語(yǔ)句是（）語(yǔ)句。40. Verilog HDL 提供了標(biāo)準(zhǔn)的系統(tǒng)任務(wù)，用于常用的操作。如顯示、文件輸入/輸出等，系統(tǒng)函數(shù)前都有一個(gè)標(biāo)志符（）加以確認(rèn)。41. Verilog HDL 很好地支持了“自頂向下”的設(shè)計(jì)理念，即，復(fù)雜任務(wù)分解成的小模塊完成后，可以通過(guò)（）的方式，將系統(tǒng)組裝起來(lái)。42. Verilog HDL 模塊分為兩種類型：一種是（）模塊，即，描

7、述某種電路系統(tǒng)結(jié)構(gòu)，功能，以綜合或者提供仿真模型為設(shè)計(jì)目的；另一種是（）模塊，即，為功能模塊的測(cè)試提供信號(hào)源激勵(lì)、輸出數(shù)據(jù)監(jiān)測(cè)。43. Verilog 語(yǔ)言中，標(biāo)識(shí)符可以是任意一組字母、數(shù)字、（）符號(hào)和下劃線符號(hào)的組合。44. state， State ，這兩個(gè)標(biāo)識(shí)符是（）同。45. assign c=a>b? a： b 中，若 a=3,b=2,貝U c=（）;若 a=2,b=3,則 c=（）。46. 在Verilog HDL的邏輯運(yùn)算中，設(shè) A=4'b1010,則表達(dá)式A的結(jié)果為（）47. 在Verilog HDL的邏輯運(yùn)算中，設(shè) a=2 , b=0,貝U a &&am

8、p; b結(jié)果為（），a | b結(jié)果為（） 。48. 在Verilog HDL的邏輯運(yùn)算中，設(shè)a = 4 b 1010, a >>1結(jié)果是（）。二、 EDA 名詞解釋1. ASIC ， 2.CPLD, 3.FPGA,4.IC, 5.LUT .6.PCB.7.RTL,8.FSM,9.GAL,10.ISP, 11.JATG,12.PBD,13.BBD三、 選擇題1 任 Verilog HDL 的端口聲明語(yǔ)句中，用（）關(guān)鍵字聲明端口為雙向端口A： inout B： INOUTC： BUFFERD： buffer2 用 Verilog HDL 的 assign 語(yǔ)句建模的方法一般稱為（）方法

9、。A：連續(xù)賦值B：并行賦值C：串行賦值D：函數(shù)賦值3 IP 核在 EDA 技術(shù)和開發(fā)中具有十分重要的地位，IP 是指（） 。A:知識(shí)產(chǎn)權(quán)B:互聯(lián)網(wǎng)協(xié)議C:網(wǎng)絡(luò)地址D:都不是4 在 verilog HDL 的 always 塊本身是（）語(yǔ)句A :順序 B:并行C :順序或并行D:串行5 .在 Verilog HDL 的邏輯運(yùn)算中， 設(shè) A=8'b11010001,B=8'b00011001，則表達(dá)式 “A&B'的結(jié)果為（ ）A： 8'b00010001 B： 8'b11011001C： 8'b11001000 D： 8'b00110

10、1116 大規(guī)模可編程器件主要有FPGA、 CPLD 兩類，下列對(duì)FPGA 結(jié)構(gòu)與工作原理的描述中，正確的是（） 。A： FPGA 是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件；二乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件；B ： FPGA 是全稱為復(fù)雜可編程邏輯器件；C:基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置；D ：在Altera 公司生產(chǎn)的器件中，MAX7000 系列屬 FPGA 結(jié)構(gòu)。7 下列 EDA 軟件中，哪一個(gè)不具有邏輯綜合功能：（） 。A： ISE B： ModelSimC：Quartus II D： Synplify8 下列標(biāo)識(shí)符中，（ ）是不合法的標(biāo)識(shí)符。A： State0 B： 9m

11、oon C：Not_Ack_0D ：signal9 關(guān)于 Verilog HDL 中的數(shù)字，請(qǐng)找出以下數(shù)字中最大的一個(gè)：（） 。A: 8 b1111_1110 B: 3 o276 C:3 d170 D:2 h3E10 大規(guī)模可編程器件主要有FPGA、 CPLD 兩類， 下列對(duì) CPLD 結(jié)構(gòu)與工作原理的描述中，正確的是（） 。A： CPLD 是基于查找表結(jié)構(gòu)的可編程邏輯器件；二查找表結(jié)構(gòu)的可編程邏輯器件；B ： CPLD 即是現(xiàn)場(chǎng)可編程邏輯器件的英文簡(jiǎn)稱；C:早期的CPLD是從GAL的結(jié)構(gòu)擴(kuò)展而來(lái)；D ：在Xilinx 公司生產(chǎn)的器件中，XC9500 系列屬 CPLD 結(jié)構(gòu)；11IP 核在 E

12、DA 技術(shù)和開發(fā)中具有十分重要的地位； 功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路的A ：瘦 IPB ：固 IPC:胖 IP提供用 VHDLIP 核為（ ） 。D ：都不是等硬件描述語(yǔ)言描述的12不完整的IF 語(yǔ)句，其綜合結(jié)果可實(shí)現(xiàn)（A ： 時(shí)序邏輯電路B ： 組合邏輯電路C：雙向電路D：三態(tài)控制電路13CPLD 的可編程是主要基于什么結(jié)構(gòu)（）A ：查找表（LUT ）C： PAL 可編程B：ROM 可編程D：14IP 核在 EDA 技術(shù)和開發(fā)中具有十分重要的地位，以A：硬 IPB： 固 IPC：軟 IPD：HDL 方式提供的 都不是；與或陣列可編程IP 被稱為： （）15設(shè) a = 4 t) 10

13、10, b=4 b0001 ,A： a > bB： a <= cc= 4C：b 1xz0則下列式子的值為 1的是（16設(shè)a=2 , b=0,則下列式子中等于A： a && bB： a | b13 - a < bX 的是(C：d： 13)。!a(a>b)D： x && a17FPGA 可編程邏輯基于的可編程結(jié)構(gòu)基于（A： LUT 結(jié)構(gòu)B ： 乘積項(xiàng)結(jié)構(gòu)18CPLD 可編程邏輯基于的可編程結(jié)構(gòu)基于A： LUT 結(jié)構(gòu)B ： 乘積項(xiàng)結(jié)構(gòu)）。C： PLD）。C：PLDD ：都不對(duì)D ：都不對(duì)19）。2021A：！設(shè) a = 1 b1, b = 3A

14、: 7'b1101100將設(shè)計(jì)的系統(tǒng)按照為（ ） 。B：+D： b101, c = 4)1010則*= a, b, c的值的等于(B: 8b 10101011EDA 開發(fā)軟件要求的某種形式表示出來(lái)，并送入計(jì)算機(jī)的過(guò)程，稱A:設(shè)計(jì)的輸入C:8 b 11010101 D：B:設(shè)計(jì)的輸出C:仿真 D:綜合)8b1101101022 一般把 EDA 技術(shù)的發(fā)展分為（）個(gè)階段。A： 2 B：3C： 4D： 523 設(shè)計(jì)輸入完成之后，應(yīng)立即對(duì)文件進(jìn)行（） 。D ：時(shí)序仿真D： 1989D： 1989A:編譯 B:編輯 C:功能仿真24 VHDL 是在（）年正式推出的。A：1983B：1985C：1

15、98725 Verilog HDL 是在（）年正式推出的。A：1983B：1985C：198726 基于硬件描述語(yǔ)言的數(shù)字系統(tǒng)設(shè)計(jì)目前最常用的設(shè)計(jì)方法稱為（）設(shè)計(jì)法。A：自底向上 B：自頂向下C：積木式D:頂層27 在 EDA 工具中，能將硬件描述語(yǔ)言轉(zhuǎn)化為硬件電路的重要工具軟件為（） 。A:仿真器B:綜合器C:適配器D:下載器28 在 EDA 工具中，能完成在目標(biāo)系統(tǒng)器件上布局布線的軟件稱為（） 。A:仿真器B:綜合器C:適配器D:下載器29 邏輯器件（）屬于非用戶定制電路。A:邏輯門 B: PROMC: PLA D: GAL30 可編程邏輯器件PLD 屬于（）電路。A:半用戶定制B:全用戶

16、定制C:自動(dòng)生成 D:非用戶定制31 不屬于 PLD 基本結(jié)構(gòu)部分的是（） 。A:與門陣列 B:輸入緩存 C:與非門陣列D:或門陣列32 任 Verilog HDL 的標(biāo)識(shí)符使用字母的規(guī)則是（） 。A:大小寫相同B:大小寫不同C:只允許大寫 D:只允許小寫33 操作符是Verilog HDL 預(yù)定義的函數(shù)命名，操作符是由（）字符組成的。A: 1 B: 2 C: 3 D: 1334 .在Verilog HDL模塊中，task語(yǔ)句類似高級(jí)語(yǔ)言中的（）。A:函數(shù) B:常數(shù) C:變量 D：子程序35 在 Verilog HDL 模塊中，函數(shù)調(diào)用時(shí)返回一個(gè)用于（）的值。A: 表達(dá)式 B:輸出 C:輸入

17、D:程序包36 Verilog HDL 中的 always 語(yǔ)句中的語(yǔ)句是（）語(yǔ)句。A:串行 B:順序 C:并行 D:順序或并行37 嵌套的 if 語(yǔ)句，其綜合結(jié)果可實(shí)現(xiàn)（） 。A：條件相與的邏輯B:條件相或的邏輯 C:條件相異或的邏輯D:三態(tài)控制電路38 嵌套的使用if 語(yǔ)句，其綜合結(jié)果可實(shí)現(xiàn)（） 。A:帶優(yōu)先級(jí)且條件相與的邏輯電路B:雙向控制電路C:三態(tài)控制電路D:條件相異或的邏輯電路39 下列哪個(gè)FPGA/CPLD 設(shè)計(jì)流程是正確的（） 。A:原理圖/HDL文本輸入，功能仿真，綜合-適配-編程下載，硬件測(cè)試B:原理圖/HDL文本輸入-適配，綜合-功能仿真，編程下載，硬件測(cè)試C:原理圖/H

18、DL文本輸入-功能仿真-綜合-編程下載-適配-硬件測(cè)試D:原理圖/HDL文本輸入-適配-功能仿真，綜合-編程下載，硬件測(cè)試四、 簡(jiǎn)答題1 簡(jiǎn)述 EDA 技術(shù)的發(fā)展歷程？2 什么是 EDA 技術(shù)？3 .在EDA技術(shù)中，什么是自頂向下的設(shè)計(jì)方法？4 .自頂向下的設(shè)計(jì)方法有什么重要意義？5 .簡(jiǎn)要說(shuō)明目前現(xiàn)代數(shù)字系統(tǒng)的發(fā)展趨勢(shì)是什么？6 .簡(jiǎn)述現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)流程。7 .簡(jiǎn)述原理圖設(shè)計(jì)法設(shè)計(jì)流程。8 .簡(jiǎn)述原理圖設(shè)計(jì)法設(shè)計(jì)方法的優(yōu)缺點(diǎn)。9 .什么是綜合？綜合的步驟是什么？10 .什么是基于平臺(tái)的設(shè)計(jì)？現(xiàn)有平臺(tái)分為哪幾個(gè)類型？11 .目前，目前數(shù)字專用集成電路的設(shè)計(jì)主要采用三種方式？各有什么特點(diǎn)？12

19、 .什么是SOC技術(shù)含義是什么？什么是 SOPC?13 . SOPC技術(shù)含義是什么？ SOPC技術(shù)和SOC技術(shù)的區(qū)別是什么？14 . SOPC技術(shù)是指什么？ SOPC的技術(shù)優(yōu)勢(shì)是什么？15 .簡(jiǎn)要說(shuō)明一下功能仿真和時(shí)序仿真的異同。設(shè)計(jì)過(guò)程中如果只做功能仿真，不做時(shí)序仿真，設(shè)計(jì)的正確性是否能得到保證？16 .綜合完成的主要工作是什么？實(shí)現(xiàn)(Implement)完成的主要工作是什么？17 .主要白H HDL語(yǔ)言是哪兩種？ Verilog HDL 語(yǔ)言的特點(diǎn)是什么？18 .簡(jiǎn)述阻塞賦值與非阻塞賦值的不同。19 .簡(jiǎn)述過(guò)程賦值和連續(xù)賦值的區(qū)別。20 .什么叫做IP核？IP在設(shè)計(jì)中的作用是什么 ？21

20、.什么是IP軟核，它的特點(diǎn)是什么？22 .根據(jù)有效形式將IP分為哪幾類？根據(jù)功能方面的劃分分為哪兩類？23 .比較基于查找表的 FPGA和CPLD系統(tǒng)結(jié)構(gòu)和性能上有何不同 ？24 .什么是數(shù)據(jù)流級(jí)建模？什么是行為級(jí)建模？25 . timescale指令的作用是什么。26 .采用HDL完成設(shè)計(jì)后，必須應(yīng)用測(cè)試程序(testbench)對(duì)設(shè)計(jì)的正確性進(jìn)行驗(yàn)證。測(cè)27 .什么是FPGA, CPLD?他們分別是基于什么結(jié)構(gòu)的可編程邏輯結(jié)構(gòu)？28 . CPLD是基于什么結(jié)構(gòu)的可編程邏輯器件？其基本結(jié)構(gòu)由哪幾部分組成。29 . FPGA是于什么結(jié)構(gòu)的可編程邏輯器件？其基本結(jié)構(gòu)由哪幾部分組成。30 . PL

21、D器件按照編程方式不同，可以分為哪幾類？31 .解釋編程與配置這兩個(gè)概念。32 .說(shuō)明FPGA配置有哪些模式，主動(dòng)配置和從動(dòng)配置的主要區(qū)別是什么？33 .為什么在FPGA構(gòu)成的數(shù)字系統(tǒng)中要配備一個(gè)PROM或E2PROM ?五、程序補(bǔ)充完整1 .下面程序是一個(gè) 3-8譯碼器的VerilogHDL描述，試補(bǔ)充完整?？?1) decoder_38(out,in)output7 : 0 out;input2 : 0 in;reg7 ： 0 out空(2) (in)begin空(3) (in)3 d0: out=8 b11111110;3 d1: out=8 b11111101;3'd2： ou

22、t=8 b11111011;3'd3: out=8 b11110111;3'd4： out=8 b11101111;3'd5: out=8 b11011111;3'd6: out=8 b10111111;3 d7: out=8 b01111111;endcase空（4）空（5）2 .下面程序4位計(jì)數(shù)器的Verilog HDL描述，試補(bǔ)充完整?？眨?） count4（out ,reset,clk）output3 : 0 out;空（2） reset,clk;reg3 : 0 out;空（3） （posedge clk）空（4）if（reset） out<=0

23、;else out<=out+1;end空（5）3 .下面程序描述一個(gè)時(shí)鐘上升沿觸發(fā)、同步復(fù)位的D觸發(fā)器，試補(bǔ)充完整。空（1） dflop（d , reset, clk, q）;input d , clk;input reset;空（2）q;reg q；空（3）（posedge clk）if（reset）q <= 0;elseq <=空（4）;空（54 .用下面測(cè)試平臺(tái)對(duì) mux21u1二選一選擇器進(jìn)行測(cè)試，試補(bǔ)充完整?？眨?） 1ns/100PsModule 空（2）;reg A , B;reg SEL;wire C ;mux21u1 （.a（A） , .b（B） , .s

24、el （SEL） ,.c（C）;空（3）beginA = 0; B = 0; SEL =0;# 10 begin A=1;B=0;SEL=0; end# 10 begin A=0;B=0;SEL=1;end# 10 $空（4） end空（5）5. clockl是周期為20的時(shí)鐘，clock_pshift是clockl相移，試補(bǔ)充完整。 空（1） Gen_clock1 （clock_pshift , clockl）;output clock_pshift , clockl;reg clock1;wire clock_pshi化空（2） T=20;parameter pshift=2;空（3）cl

25、ock1 =0;always# （T/2） clock1=clock1;空（4） #PSHIFT clock_pshift=clock1;空（5）6 .下面程序描述了 8位移位寄存器，試補(bǔ)充完整?？眨?） shifter（空（2） ,clr,dout）;input din,clk,clr;output空（3） dout;reg7 ： 0 dout;always （posedge clk）beginif （空（4） ） dout<= 8'b0;elsebegindout <= dout << 1;dout0 <= din; end空（5）endmodule7

26、 .下面程序描述了一個(gè)數(shù)據(jù)選擇器MUX，試補(bǔ)充完整?？眨?） mux（data_in1 , data_in2, sel, data_out）;input data_in1, data_in2;input 1 : 0 sel;output data_out;always （空（2）begincase （空（3）2' b00data_out <= data_in1 A data_in2;2' b01data_out <= data_in1 | data_in2;2' b10data_out <= data_in1 a data_in2;2' b11

27、data_out <= data_in1;空（4） ：data_out <=2 ' bxxendcase end空(5)8.下面程序描述了一個(gè)返回兩個(gè)數(shù)中的最大值的函數(shù)。試補(bǔ)充完整?？?1) 3: 0 max;空(2) 3: 0 a, b;beginif (空(3)max=a;elsemax=b;空(4)空(5)六、程序改錯(cuò)1 .下面的中有5處錯(cuò)誤，試找出錯(cuò)誤并修改正確。第 1 行 module divide2( clk , clk_o, reset)第 2 行 input clk , reset;第 3 行 output clk_o;第 4 行 wire in;第 5 行

28、 wire out ;第 6 行 always ( posedge clk or posedge reset)第 7 行 if ( reset)第 8 行 out <= 0;第9行else第 10 行 out <= in;第 11 行 assign in <=out;第 12 行 assign clk_o = out;2 .下面的中有5處錯(cuò)誤，試找出錯(cuò)誤并修改正確。第 1 行 module dff8(reset, d, q);第 2 行 inputclk;第 3 行 inputreset;第 4 行 input7 : 0 d;第 5 行 output q;第 6 行 reg7

29、: 0 q;第 7 行 initial (posedge clk)第 8 行 if(reset)第9行q <= 0;第10行else第 11 行 q <= d;第 12 行 endmodule;3 .下面的中有5處錯(cuò)誤，試找出錯(cuò)誤并修改正確。第 1 行 module decode4_7(decodeout,indec)第 2 行 output6 : 0decodeout;第3行input3 ： 0 indec;第4行reg6： 0decodeout;第5行always(indec)第6行begin第 7 行 case第 8 行 4'd1： decodeout=7 b1111

30、110;第 9 行 4 d1 ： decodeout=7 b0110000;第 10 行 4 'd2： decodeout=7 b1101101;第 11 行 4 d3 : decodeout=7 b1111001;第 12 行 4 d4： decodeout=7 b0110011;第 13 行 4 'd5： decodeout=7 b1011011;第 14 行 4 'd6: decodeout=7 b1011111; 第 15 行 4'd7: decodeout=7 'b1110000; 第 16 行 4 d8: decodeout=7 b11111

31、11; 第 17 行 4 d9: decodeout=7 b1111011;第 18 行 endcase第 19 行 end4 下面的中有5 處錯(cuò)誤，試找出錯(cuò)誤并修改正確。第1 行timescale 10ns/1ns第2 行module wave2;第3 行reg wave;第4 行cycle=5;第5 行always第6 行fork第 7 行wave=0;第8 行#(cycle) wave=1;第9 行#(2*cycle)wave=0;第 10 行 #(3*cycle)wave=1;第 11 行 #(4*cycle)wave=0;第 12 行 #(5*cycle) $finish;第 13

32、行 endmodule;5 下面的中有5 處錯(cuò)誤，試找出錯(cuò)誤并修改正確。第1 行module alutast(code,a,b,c)第2 行input1 ： 0code;第3 行input3 ： 0a,b;第4 行output4 ： 0c;第5 行reg4： 0 c;第6 行task my_and;第7 行input3 ：0a,b;第7 行output4 ：0out;第8 行interger i;第9 行for(i=3;i>=0;i=i-1)第10 行outi=ai&bi;第11 行end第 12 行 always(code or a or b)第 13 行 begin第 14

33、行 case(code)第15 行2b0：0my_hand(a,b,c);第16 行2b0：1c=a|b;第17 行2b1：0c=a-b;第 18 行2 b1：1 c=a+b;第 19 行 end第 20 行 endmodule;6下面的中有5 處錯(cuò)誤，試找出錯(cuò)誤并修改正確。第1行module mux4_1(out,in0,in1,in2,in3,sel);第2行input out;第3行input in0,in1,in2,in3;第4行input sel;第5行reg out;第6行always ( )第7行case(sel)第8行2'b01： out=in0;第9行2'b0

34、1： out=in1;第10 行2'b10： out=in2;第11 行2'b11： out=in3;第12 行default： out=2'bx;第13行endmodule7下面的中有5 處錯(cuò)誤，試找出錯(cuò)誤并修改正確。第1 行module encoder8_3(none_on,outcode,a,b,c,d,e,f,g,h);第2行output none_on;第3行output3 ： 0 outcode;第 4行第 5行第 6行第 7行第 8行第 9行第 10行第 11行第 12行第 13行第 14行第 15行第 16行第 17行第 18行input a,b,c,d

35、,e,f,g,h;reg3： 0 outtemp;assign none_on,outcode=outtemp;always (a or b or c or d or e or f or g or h)if(h)else if(g) else if(f) else if(e) else if(d) else if(c) else if(b) else if(a) else ifendendmoduleouttemp=4'b0111 outtemp=4'b0110 outtemp=4'b0101 outtemp=4'b0100 outtemp=4'b001

36、1 outtemp=4'b0010 outtemp=4'b0001 outtemp=4'b0000 outtemp=4'b10008下面的中有5 處錯(cuò)誤，試找出錯(cuò)誤并修改正確。第 1 行 module shifter( );第2行input din,clk,clr;第3行output7 : 0 dout;第4行reg7: 0 dout;第 5行alway (posedge clk)第6行if (clr) dout = 8'b0;第7行else第8行begin第 9行dout <= dout << 1;第 10行dout0 <= d

37、in;第11行 end第12 行 endmodule七、程序分析與設(shè)計(jì)1 .設(shè)計(jì)7人投票表決器，當(dāng)大于等于4票時(shí)輸出為1,否則為0。2 .試描述一個(gè)具有循環(huán)左移和循環(huán)右移功能的8位串入并出移位寄存器。3 .試描述一個(gè)能實(shí)現(xiàn) 2倍分頻功能的模塊。4 .試描述一個(gè)異步復(fù)位、二十進(jìn)制的減法計(jì)數(shù)器。5 .試描述一個(gè)帶進(jìn)位輸入、輸出的4位全加器，其中端口：A、B為加數(shù)，CIN為進(jìn)位輸入，S為加和，COUT為進(jìn)位輸出。6 .試描述一個(gè)同步置數(shù)、同步清零的8位加法計(jì)數(shù)器7 .分別用持續(xù)賦值和阻塞賦值方式描述的2選1多路選擇器。8 .用阻塞賦值方式描述移位寄存器。9 .用for語(yǔ)句實(shí)現(xiàn)2個(gè)位數(shù)相乘。10 .試

38、描述83優(yōu)先編碼器。11 .試描述一個(gè)異步清 0、異步置1的D觸發(fā)器。12 .試描述一個(gè)4位并串轉(zhuǎn)換器。13 .設(shè)計(jì)一個(gè)序列檢測(cè)器，用于檢測(cè)串行的二進(jìn)制序列，每當(dāng)連續(xù)輸入三個(gè)或三個(gè)以上的1時(shí),序列檢測(cè)器的輸出為1,其它情況下輸出為0。(1)畫出狀態(tài)圖(2)寫出實(shí)現(xiàn)程序。14 .設(shè)計(jì)一個(gè)狀態(tài)機(jī)實(shí)現(xiàn)在時(shí)鐘clk的控制下檢測(cè)輸入的串行數(shù)據(jù)是否為“110,”畫出狀態(tài)轉(zhuǎn)移圖，并寫出設(shè)計(jì)實(shí)現(xiàn)程序。 要求：當(dāng)串行數(shù)據(jù)是“101時(shí)，flag_out =1 ,否則flag_out=0。15 .下圖是一個(gè)含有下降沿觸發(fā)的 D觸發(fā)器的時(shí)序電路，試寫出此電路的VerilogHDL設(shè)計(jì)程序。16 .根據(jù)以下原理圖寫出相

39、應(yīng)的 Verilog程序xinINPUT習(xí)題集解答一、 填空題1.（ 3）4.(7.(9.(12.13.14.編譯 ）軟）硬 ）、（軟 ）HDL 綜合器） 、2.( )5.( 自頂向下)3.（ 適配器 ）6.（ 綜合 ）8.（片上系統(tǒng)）、（可編程片上系統(tǒng)）10.（ 軟 IP）、 （適配器或布局、布線器）、 （行為級(jí)）、 （ RTL 級(jí)）（行為仿真）、（功能仿真）、15.( 行為 )18.21.23.25.27.29.31.34.36.39.42.SRAM ）Mealy）、（Moore ）（線網(wǎng)類型）、（寄存器類型）（數(shù)據(jù)流級(jí)建模）（阻塞賦值）、（非阻塞賦值）SOC）PLD ）Bit 比特 ）、

40、 （Byte 字節(jié) ）（時(shí)序仿真）16.（ 功能 ）19.（測(cè)試平臺(tái)22.（輸入端口）45.48.（主動(dòng)配置）、（順序）（功能）、（測(cè)試3 ）、（3（4'b0101）EDA 名詞解釋（從動(dòng)配置）11.（ 轉(zhuǎn)化）、 （優(yōu)化）、 （映射）、 （下載器）17.（ 時(shí)序 ）testbench）20.（自頂向下）、（輸出端口）24.（功能仿真）、（時(shí)序仿真）26.（ assign）28.（時(shí)間單位）、（時(shí)間精度）30.（ CPLD 、（FPGA）32.（邏輯單元陣列35.(37.40.43.46.JTAG)1983)$ )$ ) 8'b0101 )LCA )33.（編程）38.（并行）4

41、1.（調(diào)用（也稱例化）44.（不同）47.(（并行）（不同）0） 、 （ 1 ）1.2.3.4.5.6.7.Application Specific Integrated CircuitComplex Programmable Logic Device,專用集成電路 復(fù)雜可編程邏輯塊8.9.10.11.12.13.Filed Programmable Gate Array 現(xiàn)場(chǎng)可編程門陣列 integrated circuit 集成電路 look up table 查找表PrintedCircuitBoard 印制電路板Register Transfer Level 寄存器傳輸級(jí)Finite

42、State Machine 有限狀態(tài)機(jī) Generic Array Logic 可編程通用陣列邏輯 在系統(tǒng)編程邊界掃描測(cè)試是一種可測(cè)試結(jié)構(gòu)技術(shù)Platform-Based Design 基于平臺(tái)的設(shè)計(jì)方法 Block-Based design 基于塊的設(shè)計(jì)1-5選擇題A A A B A16-20 D A B A D31 35 C B D D A6-10 C B B A D21 25 A BAB A36 39 B A A A11-15 D A D C A26 30 B B C A A四、 簡(jiǎn)答題1 答： （ 1 ）二十世紀(jì)70 年代，產(chǎn)生了第一代EDA 工具。（ 2）到了80 年代，為了適應(yīng)電子

43、產(chǎn)品在規(guī)模和制作上的需要，應(yīng)運(yùn)出現(xiàn)了以計(jì)算機(jī)仿真和自動(dòng)布線為核心技術(shù)的第二代EDA 技術(shù)。（ 3） 90 年代后，隨著科學(xué)技術(shù)的發(fā)展，出現(xiàn)了以高級(jí)語(yǔ)言描述、系統(tǒng)級(jí)仿真和綜合技術(shù)為特征的第三代EDA 技術(shù)。2 答： EDA 技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA 軟件平臺(tái)上，對(duì)系統(tǒng)功能進(jìn)行描述完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。3 答： 自頂向下首先從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行功能劃分和結(jié)構(gòu)設(shè)計(jì)，并在系統(tǒng)級(jí)采用仿真手段驗(yàn)證設(shè)計(jì)的正確性，然后再逐級(jí)設(shè)計(jì)低層的結(jié)構(gòu)，實(shí)現(xiàn)從設(shè)計(jì)、仿真、 測(cè)試一體

44、化。其方案的驗(yàn)證與設(shè)計(jì)、電路與PCB 設(shè)計(jì)專用集成電路設(shè)計(jì)等都由電子系統(tǒng)設(shè)計(jì)師借助于EDA 工具完成。4 答： （ 1 ）基于 PLD 硬件和 EDA 工具支撐；（ 2）采用逐級(jí)仿真技術(shù)，以便及早發(fā)現(xiàn)問(wèn)題修改設(shè)計(jì)方案；（ 3） 基于網(wǎng)上設(shè)計(jì)技術(shù)使全球設(shè)計(jì)者設(shè)計(jì)成果共享，設(shè)計(jì)成果的再利用得到保證。 （ 4）復(fù)雜系統(tǒng)的設(shè)計(jì)規(guī)模和效率大幅度提高。（ 5）在選擇器件的類型、規(guī)模、硬件結(jié)構(gòu)等方面具有更大的自由度。5 答： （ 1）電子設(shè)計(jì)最優(yōu)化（EDO ） ； （ 2） 在線可 “重構(gòu) ”技術(shù)。6 答：設(shè)計(jì)準(zhǔn)備、設(shè)計(jì)輸入、設(shè)計(jì)處理、器件編程以及相應(yīng)的功能仿真、時(shí)序仿真和器件測(cè)試三個(gè)設(shè)計(jì)驗(yàn)證過(guò)程。7 答：

45、具體設(shè)計(jì)流程包括設(shè)計(jì)輸入、功能仿真、綜合、綜合后仿真、約束設(shè)置、實(shí)現(xiàn)、布局布線后仿真、生成配置文件與配置FPGA8 答：主要優(yōu)點(diǎn)是容易實(shí)現(xiàn)仿真，便于信號(hào)的觀察和電路的調(diào)整。原理圖設(shè)計(jì)方法直觀、易學(xué)。 但當(dāng)系統(tǒng)功能較復(fù)雜時(shí)，原理圖輸入方式效率低，它適應(yīng)于不太復(fù)雜的小系統(tǒng)和復(fù)雜系統(tǒng)的綜合設(shè)計(jì)。9 答： 將硬件描述語(yǔ)言轉(zhuǎn)化成硬件電路的過(guò)程叫綜合。綜合主要有三個(gè)步驟：轉(zhuǎn)化， 優(yōu)化，映射。10 答 ：基于平臺(tái)的設(shè)計(jì)方法是近幾年提出的SOC 軟硬件協(xié)同設(shè)計(jì)新方法，是基于塊的設(shè)計(jì) BBD 方法的延伸，它擴(kuò)展了設(shè)計(jì)重用的理念，強(qiáng)調(diào)系統(tǒng)級(jí)復(fù)用，包含了時(shí)序驅(qū)動(dòng)的設(shè)計(jì)和 BBD 的各種技術(shù)，支持軟硬件協(xié)同設(shè)計(jì)，提供

46、系統(tǒng)級(jí)的算法和結(jié)構(gòu)分析。現(xiàn)有的設(shè)計(jì)平臺(tái)分為四類：完整的應(yīng)用平臺(tái)；以處理器為中心的平臺(tái)；以片內(nèi)通信構(gòu)造為中心的平臺(tái)；完整的可編程平臺(tái)。11 答 ： （ 1）全定制設(shè)計(jì)或基于標(biāo)準(zhǔn)單元的設(shè)計(jì)。所有的工藝掩模都需要從頭設(shè)計(jì)，可以最大限度地實(shí)現(xiàn)電路性能的優(yōu)化。然而，由于其設(shè)計(jì)周期很長(zhǎng)，設(shè)計(jì)時(shí)間和成本非常高，市場(chǎng)風(fēng)險(xiǎn)也非常大。（ 2）半定制設(shè)計(jì)或基于標(biāo)準(zhǔn)門陣列的設(shè)計(jì)。采用標(biāo)準(zhǔn)門陣列進(jìn)行初步設(shè)計(jì)，待設(shè)計(jì)通過(guò)驗(yàn)證后，再對(duì)各局部功能單元進(jìn)行優(yōu)化（ 3） 基于可編程邏輯器件PLD 的設(shè)計(jì)。PLD 的設(shè)計(jì)不需要制作任何掩模，基本不考慮布局布線問(wèn)題，設(shè)計(jì)成本低，設(shè)計(jì)周期短，設(shè)計(jì)的風(fēng)險(xiǎn)低。12 答 ： SOC 就是將微

47、處理器、模擬IP 核、數(shù)字IP 核和存儲(chǔ)器（或片外存儲(chǔ)控制接口） 、數(shù)據(jù)通路、與外部系統(tǒng)的數(shù)據(jù)接口等部件集成在單一芯片上。SOPC 就是基于可編程邏輯器件的SOC 設(shè)計(jì)方案13 .答：SOPC技術(shù)是以可編程邏輯器件 PLD取代ASIC,更加靈活、高效的技術(shù) SOC解決方案。SSOPC與SOC的區(qū)別就是FPGA與ASIC的區(qū)別。SOPC是SOC發(fā)展的新階段， 代表了當(dāng)今電子設(shè)計(jì)的發(fā)展方向。其基本特征是設(shè)計(jì)人員采用自頂向下的設(shè)計(jì)方法，對(duì)整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分，最后系統(tǒng)的核心電路在可編程器件上實(shí)現(xiàn)。14 .答：SOPC技術(shù)是以可編程邏輯器件 PLD取代ASIC,更加靈活、高效的技術(shù) SOC解

48、 決方案。SOPC的技術(shù)優(yōu)勢(shì)：（1）運(yùn)用嵌入的微處理器軟核；（2）采用先進(jìn)的EDA開發(fā)工具；（3）由于連接延遲時(shí)間的縮短，SOPC可以提供增強(qiáng)的性能， 而且由于封裝體積的減小，產(chǎn)品尺寸也減小。15 .答：仿功能仿真用于驗(yàn)證設(shè)計(jì)的邏輯功能。它是在設(shè)計(jì)輸入完成之后， 選擇具體器件進(jìn)行編譯之前進(jìn)行的邏輯功能驗(yàn)證，不包含延時(shí)信息。時(shí)序仿真是在選擇了具體器件并完成布局、布線之后進(jìn)行的快速時(shí)序檢驗(yàn)，并可對(duì)設(shè)計(jì)性能作整體上的分析。由于不同器件的內(nèi)部延時(shí)不一樣，不同的布局、布線方案會(huì)給延時(shí)造成不同的影響。只做功能仿真，不做時(shí)序仿真，設(shè)計(jì)的正確性是不能得到保證。16 .答：綜合的主要工作將硬件描述語(yǔ)言轉(zhuǎn)化成硬件

49、電路。實(shí)現(xiàn)（ Implement）是指將綜合 輸出的邏輯網(wǎng)表翻譯成所選器件的底層模塊與硬件原語(yǔ)，將設(shè)計(jì)映射到器件結(jié)構(gòu)上，進(jìn)行布局布線，達(dá)到在選定器件上實(shí)現(xiàn)設(shè)計(jì)的目的17 .答：VHDL和Verilog HDL。Verilog HDL語(yǔ)言允許用戶在不同的抽象層次上對(duì)電路進(jìn) 行建模，底層描述能力較強(qiáng)。18 .答：阻塞賦值：=;必須是阻塞賦值完成后，才進(jìn)行下一條語(yǔ)句的執(zhí)行；賦值一旦完成，等號(hào)左邊的變量值立刻發(fā)生變化非阻塞賦值 <=，非阻塞賦值在賦值開始時(shí)計(jì)算表達(dá)式右邊的值，到了本次仿真周期結(jié)束 時(shí)才更新被賦值變量（即賦值不立刻生效）；非阻塞賦值允許塊中其他語(yǔ)句的同時(shí)執(zhí)行。在同一個(gè)順序塊中，非阻

50、塞賦值表達(dá)式的書寫順序，不影響賦值的結(jié)果。19 .答：過(guò)程賦值和連續(xù)賦值的區(qū)別：過(guò)程賦值連續(xù)賦值無(wú)關(guān)鍵字（過(guò)程連續(xù)賦值除外）關(guān)鍵字assign用”=和“<=賦值只能用“=賦值只能出現(xiàn)initial和always語(yǔ)句中不能出現(xiàn)initial和always語(yǔ)句中用于驅(qū)動(dòng)寄存器用于驅(qū)動(dòng)網(wǎng)線20 .答：IP是指知識(shí)產(chǎn)權(quán)芯核。IP核是可以完成特定電路功能的模塊，在設(shè)計(jì)電路時(shí)可以將IP核看做黑匣子，只需保證 IP模塊與外部電路的接口，無(wú)需關(guān)心其內(nèi)部操作。利用 IP 核還可以使設(shè)計(jì)師不必了解設(shè)計(jì)芯片所需要的所有技術(shù)，降低了芯片設(shè)計(jì)的技術(shù)難度。IP核與工業(yè)產(chǎn)品不同，調(diào)用 IP核能避免重復(fù)勞動(dòng)，大大減輕工

51、程師的負(fù)擔(dān)，且復(fù)制 IP核是不 需要花費(fèi)任何代價(jià)的。21 .答：軟核是以可綜合的寄存器傳輸級(jí)（ RTL）描述或通用庫(kù)元件的網(wǎng)表形式提供的可重 用的IP模塊。特點(diǎn)：軟核的使用者要負(fù)責(zé)實(shí)際的實(shí)現(xiàn)和布圖，它的優(yōu)勢(shì)是對(duì)工藝技術(shù)的適 應(yīng)性很強(qiáng)，方便地移植。由于軟核設(shè)計(jì)以高層次表示，因而軟IP易于重定目標(biāo)和重配置，然而預(yù)測(cè)軟 IP的時(shí)序、面積與功率諸方面的性能較困難。22 .答：有效形式分：軟核、固核和硬核。功能劃分：嵌入式 IP核與通用IP模塊。23 .答：FPGA和CPLD系統(tǒng)結(jié)構(gòu)比較：性能指標(biāo)CPLDFPGA集成規(guī)模?。ㄈf(wàn)門）大（白力門）邏輯單元大（PAL結(jié)構(gòu)）小（PROM）結(jié)構(gòu)互連方式集總總線1分

52、段總線、專用互連編程工藝EPROM、E2ROM、FLASHSRAM編程類型ROM、信息固定RAM、可實(shí)時(shí)重構(gòu)性能：邏輯電路在中小規(guī)模范圍內(nèi)，選用 CPLD價(jià)格較便宜，能直接用于系統(tǒng)。各系 統(tǒng)的CPLD器件的邏輯規(guī)模覆蓋面屬中小規(guī)模，器件有很寬的可選范圍，上市速度快，市 場(chǎng)風(fēng)險(xiǎn)小。對(duì)于大規(guī)模的邏輯電路設(shè)計(jì)，則多采用FPGA。因?yàn)閺倪壿嬕?guī)模上講，F(xiàn)PGA覆蓋了大中規(guī)模范圍。24 .答：數(shù)據(jù)流級(jí)建模是描述數(shù)據(jù)在寄存器之間流動(dòng)和處理的過(guò)程。行為級(jí)建模在更高層次對(duì)系統(tǒng)功能和數(shù)據(jù)流進(jìn)行描述。25 .答：在Verilog HDL模型中，所有時(shí)延都用單位時(shí)間表述。使用'timescale編譯器指令將單

53、位時(shí)間與實(shí)際時(shí)間相關(guān)聯(lián)。用于定義仿真時(shí)間、延遲時(shí)間的單位和時(shí)延精度。26 .答：(1)產(chǎn)生模擬激勵(lì)(波形)；(2)將模擬的輸入激勵(lì)加入到被測(cè)試模塊端口并觀測(cè)其 輸出響應(yīng)；(3)將被測(cè)模塊的輸出與期望值進(jìn)行比較，驗(yàn)證設(shè)計(jì)的正確與否。27 .答：FPGA是現(xiàn)場(chǎng)可編程門陣列，CPLD中文全稱是復(fù)雜可編程邏輯器件。其中CPLD是基于乘積項(xiàng)的可編程邏輯結(jié)構(gòu)，F(xiàn)PGA是基于查找表的可編程邏輯結(jié)構(gòu)。28 .答：CPLD是基于乘積項(xiàng)的可編程結(jié)構(gòu)，基本構(gòu)成：邏輯陣列塊LAB、宏單元、擴(kuò)展乘積項(xiàng)、可編程連線陣列、I/O控制器。29 .答：FPGA是基于SRAM查找表的可編程結(jié)構(gòu)。FPGA的核心部分是邏輯單元陣列LCA ,LCA是由內(nèi)部邏輯塊矩陣和周圍I/O接口模塊組成。LCA內(nèi)部連線在邏輯塊的行列之間，占據(jù)邏輯塊I/O接口模塊之間的通道，可以由可編程開關(guān)以任意方式連接形成邏輯單元