第4-5章數(shù)字邏輯與數(shù)字系統(tǒng)設計復習題

1、一、選擇題1.如果采用偶校驗方式，下列接收端收到的校驗碼中，（ A ）是不正確的A、00100B、10100C、11011D、111102、在下列邏輯電路中，不是組合邏輯電路的是（D）A、譯碼器B、編碼器C、全加器D、寄存器3、編碼器（A）優(yōu)先編碼功能，因而（C）多個輸入端同時為。A、有B、無C、允許D、不允許4、在某些情況下，使組合邏輯電路產(chǎn)生了競爭與冒險，這是由于信號的-（ A ）A. 延遲 B. 超前 C. 突變 D. 放大5、八路數(shù)據(jù)分配器，其地址輸入端有 B 個。A.2 B.3 C.4 D.86、組合邏輯電路通常由（A ）組合而成。P222A. 門電路 B. 觸發(fā)器 C. 計數(shù)器 D

2、. 寄存器7、欲對全班43個學生以二進制代碼編碼表示，最少需要二進制碼的位數(shù)是（ ）。A、5 B、6 C、8 D、438、比較兩個一位二進制數(shù)A和B,當A=B時輸出F=1,則F的表達式是（ ）。A、F=AB B、 C、 D、F=AB9、設某函數(shù)的表達式F=A+B,若用四選一數(shù)據(jù)選擇器來設計，則數(shù)據(jù)端D0D1D2D3的狀態(tài)是（ ）。(設A為高位)A、0111 B、1000 C、1010 D、010110、已知某電路的真值表如下表所示，則該電路的邏輯表達式為 。(A) (B) (C) (D) ABCYABCY0000100000111011010011010111111111、三輸入、八

3、輸出譯碼器，對任一組輸入值其有效輸出個數(shù)為（ ）。AB11&F圖1A、3個 B、8個 C、1個 D、11個12、圖1所示電路的邏輯功能相當于（ ）A、與非門 B、或非門 C、異或門 D、同或門13、 組合電路設計的結果一般是要得到（ ）。A. 邏輯電路圖 B. 電路的邏輯功能 C. 電路的真值表 D. 邏輯函數(shù)式14、十六路數(shù)據(jù)選擇器，其地址輸入端有（ ）個。A. 16 B. 2 C. 4 D. 815、組合邏輯電路的輸出，與電路的原狀態(tài)（ ）。 A、有關 B、無關 C、不一定16、最常用的顯示器件是（ ）數(shù)碼顯示器。 A、五段 B、七段 C、九段17、編碼器屬于（ ）邏輯電路。 A、

4、時序 B、組合 C、觸發(fā)器18、若在編碼器中有50個編碼對象，則要求輸出二進制代碼位數(shù)為 B 位。 A.5 B.6 C.10 D.5019、一個16選一的數(shù)據(jù)選擇器，其地址輸入（選擇控制輸入）端有 C 個。 A.1 B.2 C.4 D.1620、四選一數(shù)據(jù)選擇器的數(shù)據(jù)輸出Y與數(shù)據(jù)輸入Xi和地址碼Ai之間的邏輯表達式為Y= A 。A. B. C. D.21、一個8選一數(shù)據(jù)選擇器的數(shù)據(jù)輸入端有 E 個。A.1 B.2 C.3 D.4 E.822、在下列邏輯電路中，不是組合邏輯電路的有 D 。A.譯碼器 B.編碼器 C.全加器 D.寄存器23、以下電路中，加以適當輔助門電路， B 適于實現(xiàn)單輸出組合

5、邏輯電路。A.二進制譯碼器 B.數(shù)據(jù)選擇器 C.數(shù)值比較器 D.七段顯示譯碼器24、用四選一數(shù)據(jù)選擇器實現(xiàn)函數(shù)Y=，應使 A 。A.D0=D2=0，D1=D3=1 B.D0=D2=1，D1=D3=0C.D0=D1=0，D2=D3=1 D.D0=D1=1，D2=D3=025、用三線-八線譯碼器74LS138和輔助門電路實現(xiàn)邏輯函數(shù)Y=，應 AB 。A.用與非門，Y= B.用與門，Y=C.用或門，Y= D.用或門，Y=26、下列各型號中屬于優(yōu)先編碼器是（ C ）。A、74LS85 B、74LS138 C、74LS148 D、74LS4827、八輸入端的編碼器按二進制數(shù)編碼時，輸出端的個數(shù)是（ B

6、）。A、2個 B、3個 C、4個 D、8個28、四輸入的譯碼器，其輸出端最多為（ D ）。A、4個 B、8個 C、10個 D、16個29、當74LS148的輸入端按順序輸入11011101時，輸出為（ C ）。A、101 B、010 C、001 D、11030、譯碼器的輸入量是（ A ）。A、二進制 B、八進制 C、十進制 D、十六進制31、編碼器的輸出量是（ A ）。A、二進制 B、八進制 C、十進制 D、十六進制32、組合邏輯電路一般由（ A ）組合而成A、門電路 B、觸發(fā)器 C、計數(shù)器 D、寄存器33、以下哪個編碼不能是二十進制譯碼器的輸入編碼（ B ） A 0000 B 1010 C

7、1001 D 0011 34、8線3線優(yōu)先編碼器的輸入為I0I7 ，當優(yōu)先級別最高的I7有效時，其輸出的值是（ C ）。A111 B. 010 C. 000 D. 10135、十六路數(shù)據(jù)選擇器的地址輸入（選擇控制）端有（ C ）個。 A16 B.2 C.4 D.836、已知74LS138譯碼器的輸入三個使能端（E1=1， E2A = E2B=0）時，地址碼A2A1A0=011，則輸出 Y7 Y0是( C ) 。 A. 11111101 B. 10111111 C. 11110111 D. 11111111二、判斷題：1、組合邏輯電路的輸出只取決于輸入信號的現(xiàn)態(tài)。 （ 對 ）2、3線8線譯碼器電

8、路是三八進制譯碼器。 （ 錯 ）3、已知邏輯功能，求解邏輯表達式的過程稱為邏輯電路的設計。 （ 對 ）4、編碼電路的輸入量一定是人們熟悉的十進制數(shù)。 （ 錯 ）5、74LS138集成芯片可以實現(xiàn)任意變量的邏輯函數(shù)。 （ 錯 ）6、組合邏輯電路中的每一個門實際上都是一個存儲單元。 （ 錯 ）7、共陰極結構的顯示器需要低電平驅動才能顯示。 （ 錯 ）8、只有最簡的輸入、輸出關系，才能獲得結構最簡的邏輯電路。 （ 對 ）8、編碼與譯碼是互逆的過程。（ ）10、16位輸入的二進制編碼器，其輸出端有4位。（）11、組合電路的特點是：任意時刻的輸出與電路的原狀態(tài)有關。答案：錯誤12、全加器是一個只能實現(xiàn)本

9、位兩個進制數(shù)相加的邏輯電路。答案：錯誤（ ）13、字符顯示器一般由八段發(fā)光二極管構成。答案：錯誤（ ）14、組合邏輯電路有若干個輸入端，只有一個輸出端。答案：錯誤（ ）15、組合邏輯電路任意時刻的穩(wěn)定輸出只由該時刻的輸入信號取值組合決定，而與原電路狀態(tài)無關。答案：正確（ ）16、二進制編碼器是將輸入信號編成十進制數(shù)字的邏輯電路。答案：錯誤（ ）17、組合邏輯電路一般由各種門電路組成。答案：正確三、分析題1、根據(jù)表3-15所示內容，分析其功能，并畫出其最簡邏輯電路圖。表3-15 組合邏輯電路真值表輸 入輸 出A B CF0 0 010 0 100 1 000 1 101 0 001 0 101

10、1 001 1 11分析：從真值表輸入、輸出關系可寫出相應邏輯函數(shù)式為： 顯然，電路輸入相同時，輸出才為1，否則為0。因此該電路是一個三變量一致電路。&1=1AFBCD(a)11&AFBC1(b)圖3.45 題邏輯電路2、寫出圖3.45所示邏輯電路的最簡邏輯函數(shù)表達式。分析：（a）圖的邏輯函數(shù)式為：（b）圖的邏輯函數(shù)式為：四、設計題1、畫出實現(xiàn)邏輯函數(shù)的邏輯電路。設計：對邏輯函數(shù)式進行化簡： 根據(jù)上述最簡式可畫出邏輯電路為：&1ABC&F2、設計一個三變量的判偶邏輯電路，其中0也視為偶數(shù)。設計：根據(jù)題目要求寫出邏輯功能真值表如下;A B CF0 0 00 0 1

11、0 1 00 1 11 0 01 0 11 1 01 1 110010110根據(jù)真值表寫出邏輯函數(shù)式并化簡為最簡與或式如下： &1ABCF111&&&3、用與非門設計一個三變量的多數(shù)表決器邏輯電路。（10分）設計：根據(jù)題目要求寫出邏輯功能真值表如下：A B CF0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 100010111根據(jù)真值表寫出邏輯函數(shù)式并化簡為最簡與或式如下： 根據(jù)上述最簡式畫出相應邏輯電路圖如下：ABC&&&F&4、用與非門設計一個組合邏輯電路，完成如下功能：只有當三個裁判（包括裁判長）或裁判長和一個裁判認為杠鈴已舉起并符合標準時，按下按鍵，使燈亮（或鈴響），表示此次舉重成功，否則，表示舉重失敗。設計：根據(jù)題意取三個裁判分別為輸入變量A、B、C，A為裁判長，設按下按鍵輸入為1，否則為0，舉重成功為1，舉重失敗為0，據(jù)題意列出相應真值表如下：A B CF0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 100000111根據(jù)真值表寫出邏輯函數(shù)式并化簡為最簡與或式如下： 根據(jù)上述最簡式畫出相應邏輯電路圖如下：ABC&&am