第6講 觸發(fā)器與時序電路設計方法

1、觸發(fā)器與時序電路設計方法觸發(fā)器與時序電路設計方法一、存貯元件的種類一、存貯元件的種類二、鎖存器舉例二、鎖存器舉例三、觸發(fā)器舉例三、觸發(fā)器舉例四、基于四、基于TG的的D觸發(fā)器仿真觸發(fā)器仿真一、存貯元件的種類一、存貯元件的種類 存貯元件：能賦值、能存貯存貯元件：能賦值、能存貯 鎖存器和觸發(fā)器鎖存器和觸發(fā)器都是存貯元件都是存貯元件鎖存器： 對鎖存器賦值后，存貯值立即輸出 （基本、同步觸發(fā)器）電平敏感觸發(fā)器 ： 對觸發(fā)器賦值后，存貯值不立即輸出，當出現(xiàn)時鐘邊沿時輸出存貯值 （邊沿觸發(fā)器）邊緣敏感1、動態(tài)與靜態(tài)動態(tài)： 用寄生電容存數(shù)據(jù)版圖小，但存儲在電容器上的能量會隨時間消耗掉靜態(tài)： 用反相器反饋存數(shù)據(jù)

2、閉環(huán)鎖存器，準靜態(tài)鎖存器nD-typenT-typenSR-typenJK-type2、功能按功能分類：按功能分類：PP. 251（1）、）、RS觸發(fā)器觸發(fā)器S RQn+1 0 0 0 1 1 0 1 1Qn01不定1)、特性表、特性表2)、函數(shù)式（狀態(tài)方程）、函數(shù)式（狀態(tài)方程）)(01約束條件SRQRSQnnPP. 2512、JK觸發(fā)器觸發(fā)器CP J KQn+1 X X X 0 0 0 1 1 0 1 1Qn Qn01QnQKQJQn1PP. 251CPC11DD(3)、D觸發(fā)器觸發(fā)器 CP DQn+1 0 X 1 0 1 1Qn 01DQn1PP. 251 CP DQn+1 0 X 1 0

3、 1 1Qn 01DQn1D觸發(fā)器觸發(fā)器DQn0101D鎖存器鎖存器()基于靜態(tài)CMOS門的鎖存器二、靜態(tài)鎖存器或非門與門CLK=1，Q=DCLK=0，保持保持DD基本RS觸發(fā)器基本D觸發(fā)器（）基于傳輸門的靜態(tài)鎖存器 =0: Q=D =1: Q保持 QbQD 1 0 0QbQD 基于傳輸門的靜態(tài)鎖存器工作過程 Q=D =0:基于傳輸門的靜態(tài)鎖存器工作過程 =0: Q=D =1: Q保持 1 1QbQD 0(3) 鐘控CMOS反向器(C2MOS)符號圖符號圖電路圖電路圖工作原理 = 0: p1 n1 都截止，輸出懸空 = 1: p1 n1 都導通，實現(xiàn)反向器的功能(4) Mux-Based La

4、tches 基于選擇器的鎖存器Negative latch（負鎖存器）負鎖存器）(transparent when CLK= 0)Positive latch(正鎖存器正鎖存器)(transparent （賦值）賦值）When（CLK= 1)CLK10DQ0CLK1DQInClkQClkQInClkQClkQCLKCLKCLKDQ0CLK1DQ(5) Static Latch based on RAMDQbQDbPP. 260DQbQDb(5) Static Latch based on RAMM1M2M3M4QM5DM6CLKM7DbM8CLKVDDQPP. 260(6) SSTC的鎖存器C

5、LK=1，Q=DCLK=0，保持(6) SSTC的鎖存器工作原理CLK=1，D=1=0=10(6) SSTC的鎖存器工作原理CLK=1，D=0=1=00Clk=1，Q=D，從而實現(xiàn)了鎖存器的功能（7） TSPCCLKInVDDCLKVDDInOutCLKVDDCLKVDDOutNegative latch(transparent when CLK= 0)Positive latch(transparent when CLK= 1)Including Logic in TSPCCLKInCLKVDDVDDQPUNPDNCLKVDDQCLKVDDIn1In1In2In2AND latchExamp

6、le: logic inside the latch(8) Regenerative latch（再生鎖存器）Q+D+PP. 258性能比較三、觸發(fā)器觸發(fā)器基本原理由基本CMOS門構成基于傳輸門的觸發(fā)器C2MOS電路構成的觸發(fā)器TSPC概述： Flip-flopsNot transparentuse multiple storage elements to isolate output from input對Flip-flops賦值后，存貯值不立即輸出，當時鐘邊沿時輸出存貯值Major varieties: master-slave; 主從結構 edge-triggered. 邊沿觸發(fā)PP.

7、259主從觸發(fā)器 DQ主從 = 1: 主鎖存器有效，主鎖存器有效，接收數(shù)據(jù)；從鎖存器無接收數(shù)據(jù)；從鎖存器無效，效，Q輸出保持原來數(shù)輸出保持原來數(shù)據(jù)據(jù) = 0: 主鎖存器無效；主鎖存器無效；從鎖存器有效，傳遞主從鎖存器有效，傳遞主鎖存器的信號，主觸發(fā)鎖存器的信號，主觸發(fā)器輸出穩(wěn)定，所以器輸出穩(wěn)定，所以Q不不改變。改變。（1）基本CMOS組成的觸發(fā)器CMOS鎖存器DDDDCLOCK=0, CLOCK1主觸發(fā)器工作。從觸發(fā)器：CLOCK由于先經(jīng)過或門（輸出始終為），封閉。CLOCK=1, CLOCK0從觸發(fā)器工作。主觸發(fā)器：CLOCK由于先經(jīng)過與門（輸出始終為0），封閉。一、Static flip-

8、flops (靜態(tài)觸發(fā)器)基于傳輸門的靜態(tài)觸發(fā)器DQT1I1CLKCLKT2CLKCLKI2I3I4這是上邊沿CLK=1CLK=0主觸發(fā)器工作CLK=0CLK=1從觸發(fā)器工作上升沿工作（取上升沿之前的數(shù)據(jù)）（）Master-Slave (Edge-Triggered) Register10DCLKQMMaster01CLKQSlaveQMQDCLKQMQDCLKT2I2T1I1I3T4I5T3I4I6這是上邊沿DQbQDb() Static flip-flops based on RAMbDQbQDb這是下邊沿四、Dynamic Latches (動態(tài)鎖存器)(1) 基于傳輸門的Dynamic

9、 LatchesCg: 存貯節(jié)點的寄生電容 主要由反相器的柵電容組成存貯節(jié)點PP. 2521. Operation =1: ？ =0: ？n = 0: transmission gate is off, inverter output is determined by storage node.n = 1: transmission gate is on, inverter output follows D input.PP. 2522. Layout3. 特點 電路簡點 動態(tài)電容會放電PP. 254(2) Clocked CMOS Latches (C2MOS Latches) 鐘控CMOS

10、鎖存器Q存貯節(jié)點(D) =1: ？ =0: ？特點 電路簡點 動態(tài)電容會放電OperationPP. 256Clocked invertersymbolcircuitPP. 256Clocked inverter operation = 0: both clocked transistors are off, output is floating. = 1: both clocked inverters are on, acts as an inverter to drive output.symbolcircuitPP. 256(3) Quasi-static Latches 準靜態(tài)鎖存器L

11、D =0: Q存貯2 =0: 正反饋斷開， 電路成動態(tài)LatchOperationLD =1: Q=D存貯節(jié)點2 =1:存貯節(jié)點形成正反饋， 電路成靜態(tài)鎖存器(D)QPP. 255四、Dynamic flip-flops (動態(tài)觸發(fā)器)(1) 基于傳輸門的Dynamic flip-flops這是上邊沿masterslaveb 0：賦值 1：內(nèi)部Q保存， slave輸出改變內(nèi)部的Q（2）C2MOSM1DQM3CLKM4M2CLKVDDCL1XCL2Master S t a g eM5M7CLKCLKM8M6VDDSlave S t a g e（3）TSPC Register（真單相鐘控寄存器）真

12、單相鐘控寄存器）CLKCLKDVDDM3M2M1CLKYVDDQQM9M8M7CLKXVDDM6M5M4這是上邊沿（3）TSPC Register（真單相鐘控寄存器）真單相鐘控寄存器）CLKCLKDVDDM3M2M1CLKYVDDQQM9M8M7CLKXVDDM6M5M4CLK=0時=1=D保持保持（3）TSPC Register（真單相鐘控寄存器）真單相鐘控寄存器）CLKCLKDVDDM3M2M1CLKYVDDQQM9M8M7CLKXVDDM6M5M4CLK=1時= DDD上升沿觸發(fā)上升沿觸發(fā)四、 Design of Sequential machines一、FSM二、設計方法與特點三、設計

13、實例PP. 260一、FSM structure FSM - finite state machine 有限狀態(tài)機輸入輸入輸出輸出狀態(tài)狀態(tài)信號信號驅動（激勵信號)1、FSM structurePP. 261-264、輸出方程、輸出方程)(QXFY，2、驅動方程、驅動方程)(QXGD，組合邏輯組合邏輯3、狀態(tài)方程、狀態(tài)方程)(1QDHQn，)(1QXJQn，XYQD2、FSM三個基本方程三個基本方程觸發(fā)器特性方程觸發(fā)器特性方程設計的一般步驟設計的一般步驟 1、確定輸入變量、輸出變量、狀態(tài)、確定輸入變量、輸出變量、狀態(tài) （通過分析問題）（通過分析問題）2、作出狀態(tài)圖、作出狀態(tài)圖 （根據(jù)問題含義）（

14、根據(jù)問題含義）3、狀態(tài)簡化。即消除冗余狀態(tài)。、狀態(tài)簡化。即消除冗余狀態(tài)。4、確定狀態(tài)編碼，畫出卡諾圖、確定狀態(tài)編碼，畫出卡諾圖5、寫出三個方程；選定觸發(fā)器，寫出觸發(fā)器的激勵函數(shù)、寫出三個方程；選定觸發(fā)器，寫出觸發(fā)器的激勵函數(shù)6、畫出邏輯電路圖、畫出邏輯電路圖7、電路用觸發(fā)器電路用觸發(fā)器(D, JK)和與非門和與非門 （用（用CMOS晶體管級，版圖實現(xiàn)晶體管級，版圖實現(xiàn)) 設計要求：完成給定的功能設計要求：完成給定的功能二、設計方法與特點與數(shù)電相同與數(shù)電相同Q3Q2Q1Q0Y00000001001001010110011110000000000100100100100011三、設計實例十進制計數(shù)

15、器為例作為自主學習作業(yè) （PSPICE仿真）1、狀態(tài)圖23QQ01QQ000001111001111000000001103Q23QQ01QQ000001111001111000000110112Q23QQ01QQ000001111001111000000110111Q23QQ01QQ000001111001111000000111110Q2、卡諾圖 Q3Q2Q1Q0Y0000000100100101011001111000000000010010010010001123QQ01QQ000001111001111000000001103Q23QQ01QQ000001111001111000000110112Q23QQ01QQ000001111001111000000110111Q23QQ01QQ000001111001111000000111110Q3、驅動方程 0301233QQQQQQD)(01222QQQQD)(0101311QQQQQQD000QQDD0Q0Q0D1Q1Q1D2Q2Q2D3Q3Q3Q0clk4、門級電路圖 0301233QQQQQQD)(01222QQQQD)(0101311QQQQQQDQ0Q1Q2Q3Q0Q2Q1Q0Q1Q0Q1Q0Q2000QQD5、晶體管級電路圖 D0Q0Q0D1Q1Q1D2Q2Q2D3Q3Q3Q0clkQ0