xilinx FPGA的配置設(shè)計(jì)-文檔資料

1、1第6章 FPGA的下載配置電路設(shè)計(jì) 2內(nèi)容提要n本章介紹了Xilinx公司的FPGA下載配置模式，Virtex-系列器件下載配置流程、模式和電路設(shè)計(jì)， Altera公司的下載電纜的結(jié)構(gòu)和下載模式，Altera公司的下載電纜的配置電路設(shè)計(jì)，Altera公司的配置芯片和配置芯片構(gòu)成的配置電路設(shè)計(jì)。3知識要點(diǎn)： n下載配置模式 n下載配置流程n下載電纜n配置芯片n配置電路設(shè)計(jì)4教學(xué)建議: n本章的重點(diǎn)是掌握Xilinx公司和Altera公司的FPGA器件的下載配置電路設(shè)計(jì)。建議學(xué)時(shí)數(shù)為4學(xué)時(shí)。注意區(qū)分Xilinx公司和Altera公司的FPGA器件的下載配置電路設(shè)計(jì)的不同點(diǎn)。注意同一公司，不同下載

2、模式的下載配置電路的設(shè)計(jì)也是不同的。注意不同型號的配置芯片使用方法以及配置電路的設(shè)計(jì)，多個(gè)器件配置電路的連接方法。本章給出了一些典型的設(shè)計(jì)例，學(xué)習(xí)中可以通過改變器件型號和配置模式，進(jìn)行配置電路設(shè)計(jì)的練習(xí)，加深對問題的理解。56.1 Xilinx的FPGA下載配置電路設(shè)計(jì)n6.1.1 Xilinx FPGA的下載配置模式 針對不同的器件類型和應(yīng)用場合，Xilinx公司為其FPGA系列產(chǎn)品提供了多種下載配置模式，如下所示：61. JTAG模式模式nJTAG模式是基于 IEEE1149.1和 IEEE1532的下載配置模式，通過TDI（數(shù)據(jù)輸入）、TDO（數(shù)據(jù)輸出）、TMS（測試模式）和TCK（測試

3、時(shí)鐘）等四根信號線實(shí)現(xiàn)FPGA的下載與配置。在JATG模式中需要其他可編程微控制器的支持。72. Parallel模式模式nParallel模式僅支持Virtex系列和Spartan系列器件，通過8bit的并行數(shù)據(jù)下載，實(shí)現(xiàn)FPGA的高速配置。Parallel模式的配置時(shí)鐘CCLK由FPGA外部提供。83. Master Serial模式模式nMaster Serial模式支持Xilinx公司的所有 FPGA產(chǎn)品。Master Serial模式通過讀取串行 PROM的數(shù)據(jù)，實(shí)現(xiàn)FPGA的在線配置。在 Master Serial模式中必須使用Xilinx公司專用的 PROM。Master Ser

4、ial模式的配置時(shí)鐘 CCLK源于 FPGA內(nèi)部。94. Slave Serial模式模式nSlave Serial模式支持Xilinx公司的所有 FPGA產(chǎn)品。Slave Serial模式類似于 Master Serial模式，但其配置時(shí)鐘CCLK由FPGA外部提供。在Slave Serial模式中需要其他可編程微控制器支持。105. Master Select MAP模式模式nMaster Serial MAP模式支持Virtex-等FPGA產(chǎn)品。Master Serial MAP模式通過讀取串行 PROM的數(shù)據(jù)，實(shí)現(xiàn)FPGA的在線配置。在 Master Select MAP模式中必須使用

5、Xilinx公司專用的 PROM。Master Serial MAP模式的配置時(shí)鐘 CCLK源于 FPGA內(nèi)部。116. Slave Select MAP模式模式nSlave Select MAP模式支持Virtex-等FPGA產(chǎn)品。Slave Select MAP模式類似于 Master Serial MAP模式，但其配置時(shí)鐘CCLK由FPGA外部提供。在Slave Select MAP模式中需要其他可編程微控制器的支持。126.1.1 Xilinx FPGA的下載配置模式nXilinx公司提供兩種PROM對其FPGA系列產(chǎn)品進(jìn)行在線配置。其中，XC1800系列PROM可多次擦寫，支持JTA

6、G在線編程。XC1700系列PROM為一次性編程器件，不支持JTAG在線編程。使用第三方編程器對Xilinx公司的PROM系列產(chǎn)品進(jìn)行下載配置時(shí)，需要對FPGA設(shè)計(jì)文件進(jìn)行格式轉(zhuǎn)換。在同一個(gè)FPGA的下載配置電路中，為了滿足不同應(yīng)用要求，可以通過改變FPGA的M2、M1和M0管腳連接，實(shí)現(xiàn)FPGA下載配置模式的切換，即利用同一下載配置電路可以實(shí)現(xiàn)多種下載配置模式。13 n在實(shí)際應(yīng)用中，使用嵌入式下載配置方式，可以節(jié)約成本和簡化PCB板設(shè)計(jì)。嵌入式下載配置利用微處理器或其他可編程控制器件，對FPGA產(chǎn)品進(jìn)行下載配置。在嵌入式下載配置過程中，M2、M1、M0引腳端應(yīng)設(shè)置為JTAG、Slave Se

7、rial或 Slave Select MAP模式，下載配置的數(shù)據(jù)可以存放在Xilinx公司專用PROM或其他存儲器件中。當(dāng)M2、M1、M0設(shè)置為 Slave Serial模式時(shí)，通過控制 PROGB引腳端，可以實(shí)現(xiàn)FPGA的重新配置。當(dāng)M2、M1、M0設(shè)置為 Slave Select MAP模式時(shí)，通過控制 PROGB、RDWRB和 CSB引腳端，可以實(shí)現(xiàn)FPGA的重新配置和部分配置。146.1.2 Virtex-系列器件下載配置電路設(shè)計(jì)nXilinx公司不同類型的FPGA器件下載配置模式不完全相同， 下面以Virtex-系列器件為例說明Xilinx公司的FPGA的下載配置設(shè)計(jì)過程。15Vir

8、tex-系列器件的下載配置流程系列器件的下載配置流程nVirtex-系列器件的下載配置流程如圖6.1.1所示，主要包括：（1）Power Up（加電） Power Up是Virtex-系列器件的加電過程。其中，內(nèi)核電壓VCCINT1.5V，IOBank 4的 VCCO和 VCCAUX的供電電壓應(yīng)大于 1.5V。（2）Clear Configuration Memory（清配置存儲器） 清配置存儲器的觸發(fā)條件是將PROGB引腳端置低，并保持低電平大于300ns。FPGA的所有與配置無關(guān)的引腳端將保持3態(tài)，INIT-B和DONE引腳端為低電平。16 n（3）初始化 將INIT-B引腳端置為高電平，

9、采樣模式控制引腳端（Sample Mode Pins），并讀入 M2、M1和 M0。如果在初始化過程中保持INIT-B為低電平，可以延遲配置數(shù)據(jù)的下載過程。Master Serial/Master Select MAP CCLK Begins（Master Serial/Master Select MAP模式 CCLK 啟動(dòng)）。n（4）Load Configuration Data Frames（下載配置數(shù)據(jù)） 在配置數(shù)據(jù)的下載過程中，將對配置數(shù)據(jù)進(jìn)行CRC校驗(yàn)（CRC Correct）。如果CRC出現(xiàn)錯(cuò)誤，INIT-B引腳端將被重新置為低電平，并終止器件的啟動(dòng)過程。17 n（5）器件啟動(dòng)（S

10、tart -Up） Virtex-系列器件的器件啟動(dòng)順序可以在軟件中改動(dòng)，其默認(rèn)的啟動(dòng)順序是：釋放DONE引腳端；將GTS置低，激活所有1O引腳端；將GWE置位，釋放所有的RAM和邏輯單元；將EOS置位。18 圖6.1.1 Virtex-系列器件的下載配置流程19Virtex-系列器件下載配置模式設(shè)置系列器件下載配置模式設(shè)置nVirtex-系列器件支持“Master Serial Programming Mode”、“Master SelectMAP Programming Mode”“Slave Serial Programming Mode”“Slave SelectMAP Program

11、ming Mode”“JTAG/ Boundary Scan Programming Mode”。設(shè)置Virtex-系列器件的M2、M1、M0引腳端狀態(tài)，可以確定下載配置模式，如表6.1.1所示。20 21 表6.1.2 Virtex-系列器件與下載配置電路有關(guān)的引腳端223. Virtex-系列器件的下載配置電路設(shè)計(jì)系列器件的下載配置電路設(shè)計(jì)n（1）Virtex-下載配置端 在Virtex-系列器件中與下載配置電路有關(guān)的引腳端如表6.1.2所示。應(yīng)注意的是： Virtex-系列器件中與下載配置有關(guān)的引腳端，有一部分是專用引腳端，另一部分是可以作為用戶1O的復(fù)用引腳端?？紤]到設(shè)計(jì)的穩(wěn)定性，建議

12、不使用這部分復(fù)用引腳端。23 n（2）Virtex-加電要求n為保證Virtex-系列器件的正常加電，Xilinx公司在Virtex-數(shù)據(jù)手冊中規(guī)定：nVCCINT、VCCAUX和 Vcco的加電過程既不應(yīng)快于1ms，也不應(yīng)慢于 50ms。nVirtex-加電過程中的最小電流要求不同型號是不同的，設(shè)計(jì)時(shí)需要根據(jù)具體的型號設(shè)計(jì)下載配置電路。nVCCINT、VCCAUX和 Vcco的加電順序沒有具體要求。一般，在保證VCCINT和 Vcco的電氣參數(shù)情況下，采用先VCCINT后Vcco的加電順序，將提高FPGA系統(tǒng)的使用穩(wěn)定性。24 n（3）Virtex-下載配置電路設(shè)計(jì) 設(shè)計(jì)過程中，首先應(yīng)該熟悉

13、下載配置引腳端和Virtex-加電要求，然后依據(jù)選定的下載配置模式進(jìn)行下載配置電路設(shè)計(jì)。Xilinx公司針對不同類型的FPGA器件提供了相應(yīng)的下載配置電路，XIlinx公司提供的Virtex-系列器件下載配置電路如圖6.1.2圖6.1.9所示。25 n圖6.1.2為使用System ACE（System Advanced Configuration Environment）配置Virtex-的下載配置電路，電路利用ACE Controller（ACE微控制器）和 ACE CompactFlash完成Virtex-的下載配置。圖6.1.3 為使用CPLD和PROM配置Virtex-的下載配置電路圖6.1.4 為使用EPROM配置Virtex-的下載配置電路。圖6.1.5為 Master Serial Mode 配置電路。圖6.1.6 為Master/Slave Serial Mode 配置電路。圖6.1.7為 Master SelectMAP Programming Mode配置電路。圖6.1.8為 Slave SelectMAP Mode配置電路。圖6.1.9為 JTAG Mode配置電路。26 圖6.1.2 使用System ACE配置Virtex-的下載配置電路27