實(shí)驗(yàn)一 算術(shù)邏輯單元ALU

1、算術(shù)邏輯單元ALU 姓名： 曾智超 班級： 軟件2班 學(xué)號： 2013551722實(shí)驗(yàn)日期：2014年10月22日實(shí)驗(yàn)軟件：Quartus 13.0 實(shí)驗(yàn)器材：SOPC_EDA現(xiàn)代計(jì)算機(jī)組成原理實(shí)驗(yàn)系統(tǒng) Cw48-Cp+實(shí)驗(yàn)操作系統(tǒng)：Microsoft windows XP 實(shí)驗(yàn)?zāi)康?. 理解算術(shù)邏輯單元ALU的工作原理。2掌握算術(shù)邏輯單元ALU的設(shè)計(jì)方法。 3. 驗(yàn)證32位算術(shù)邏輯單元ALU的加、減、與、移位功能。 4. 按給定數(shù)據(jù)，完成幾種指定的算術(shù)和邏輯運(yùn)算。實(shí)驗(yàn)要求1、做好實(shí)驗(yàn)預(yù)習(xí)，掌握運(yùn)算器的數(shù)據(jù)傳送通路和ALU的功能特性，并熟悉本實(shí)驗(yàn)中所用的控制臺開關(guān)的作用和使用方法。2、寫出實(shí)驗(yàn)

2、報(bào)告，內(nèi)容是：實(shí)驗(yàn)?zāi)康模?按理論分析值填寫好表1-2、表1-3，給出對應(yīng)的仿真波形。列表比較實(shí)驗(yàn)數(shù)據(jù)（2）的理論分析值與實(shí)驗(yàn)結(jié)果值；并對結(jié)果進(jìn)行分析。實(shí)驗(yàn)結(jié)果與理論分析值比較，有沒有不同？為什么? 通過本實(shí)驗(yàn)，你對運(yùn)算器ALU有何認(rèn)識，有什么心得體會(huì)？實(shí)驗(yàn)內(nèi)容算術(shù)邏輯單元ALU的設(shè)計(jì)如圖1-1所示。其中運(yùn)算器addsub32能實(shí)現(xiàn)32位的加減運(yùn)算。參加運(yùn)算的兩個(gè)32位數(shù)據(jù)分別為A31.0和B31.0，運(yùn)算模式由aluc3.0的16種組合決定，而aluc3.0的值由4位2進(jìn)制計(jì)數(shù)器LPM_COUNTER產(chǎn)生，計(jì)數(shù)時(shí)鐘是Sclk（圖1-1）；r31.0為輸出結(jié)果，Z為運(yùn)算后的零標(biāo)志位。ALU功能如

3、表1-1所示。表1-1ALU的運(yùn)算功能選擇端alucALU功能3 2 1 0* 0 0 0* 0 0 1* 0 1 0* 1 0 0 * 1 0 1* 1 1 00 0 1 10 1 1 11 1 1 1注1、* 表示每一位都移至下一更高有效位, “+”是邏輯或，“加”是算術(shù)加 實(shí)驗(yàn)步驟（1）設(shè)計(jì)ALU元件在Quartus II 環(huán)境下，用文本輸入編輯器Text Editor輸入ALU.V算術(shù)邏輯單元文件，編譯Verilog HDL文件，并將ALU.V文件制作成一個(gè)可調(diào)用的原理圖元件。（2）以原理圖方式建立頂層文件工程選擇圖形方式。根據(jù)圖1-1輸入實(shí)驗(yàn)電路圖，從Quartus II的基本元件庫

4、中將各元件調(diào)入圖形編輯窗口、連線，添加輸入輸出引腳。將所設(shè)計(jì)的圖形文件ALU_sy.bdf保存到原先建立的文件夾中，將當(dāng)前文件設(shè)置成工程文件，以后的操作就都是對當(dāng)前工程文件進(jìn)行的。（3）器件選擇選擇Cyclone系列，在Devices中選擇器件EP1C12QC240C8。編譯，引腳鎖定，再編譯。引腳鎖定后需要再次進(jìn)行編譯，才能將鎖定信息確定下來，同時(shí)生成芯片編程/配置所需要的各種文件。（4）芯片編程Programming（可以直接選擇光盤中的示例已完成的設(shè)計(jì)進(jìn)行驗(yàn)證實(shí)驗(yàn)）打開編程窗口。將配置文件ALU_sy.sof下載進(jìn)GW48系列現(xiàn)代計(jì)算機(jī)組成原理系統(tǒng)中的FPGA中。（5）選擇實(shí)驗(yàn)系統(tǒng)的電路

5、模式是NO.0，驗(yàn)證ALU的運(yùn)算器的算術(shù)運(yùn)算和邏輯運(yùn)算功能實(shí)驗(yàn)原理圖輸入端CLR負(fù)責(zé)時(shí)鐘信號，AD_B1和IN負(fù)責(zé)數(shù)據(jù)的輸入。DA、DB、R和Z為輸出端口。引腳分配：AD_B1InputPIN_2352B2_N2PIN_2353.3-V LVTTL 24mA ALU3OutputPIN_1683B3_N0PIN_1683.3-V LVTTL 24mA ALU2OutputPIN_1673B3_N0PIN_1673.3-V LVTTL 24mA ALU1OutputPIN_1663B3_N0PIN_1663.3-V LVTTL 24mA ALU0OutputPIN_1653B3_N0PIN_16

6、53.3-V LVTTL 24mA CLR InputPIN_2392B2_N2PIN_2393.3-V LVTTL 24mA DA7OutputPIN_201B1_N0PIN_203.3-V LVTTL 24mA DA6OutputPIN_191B1_N0PIN_193.3-V LVTTL 24mA DA5OutputPIN_181B1_N0PIN_183.3-V LVTTL 24mA DA4OutputPIN_171B1_N0PIN_173.3-V LVTTL 24mA DA3OutputPIN_161B1_N0PIN_163.3-V LVTTL 24mA DA2OutputPIN_151

7、B1_N0PIN_153.3-V LVTTL 24mA DA1OutputPIN_141B1_N0PIN_143.3-V LVTTL 24mA DA0OutputPIN_131B1_N0PIN_133.3-V LVTTL 24mA DB7OutputPIN_1363B3_N2PIN_1363.3-V LVTTL 24mA DB6OutputPIN_1353B3_N2PIN_1353.3-V LVTTL 24mA DB5OutputPIN_1343B3_N2PIN_1343.3-V LVTTL 24mA DB4OutputPIN_1333B3_N2PIN_1333.3-V LVTTL 24mA

8、DB3OutputPIN_1323B3_N2PIN_1323.3-V LVTTL 24mA DB2OutputPIN_1283B3_N2PIN_1283.3-V LVTTL 24mA DB1OutputPIN_411B1_N2PIN_413.3-V LVTTL 24mA DB0OutputPIN_211B1_N0PIN_213.3-V LVTTL 24mA IN7InputPIN_121B1_N0PIN_123.3-V LVTTL 24mA IN6InputPIN_81B1_N0PIN_83.3-V LVTTL 24mA IN5InputPIN_71B1_N0PIN_73.3-V LVTTL

9、24mA IN4InputPIN_61B1_N0PIN_63.3-V LVTTL 24mA IN3InputPIN_51B1_N0PIN_53.3-V LVTTL 24mA IN2InputPIN_41B1_N0PIN_43.3-V LVTTL 24mA IN1InputPIN_31B1_N0PIN_33.3-V LVTTL 24mA IN0InputPIN_21B1_N0PIN_23.3-V LVTTL 24mA R7 OutputPIN_1603B3_N0PIN_1603.3-V LVTTL 24mA R6 OutputPIN_1593B3_N0PIN_1593.3-V LVTTL 24m

10、A R5 OutputPIN_1583B3_N0PIN_1583.3-V LVTTL 24mA R4 OutputPIN_1413B3_N2PIN_1413.3-V LVTTL 24mA R3 OutputPIN_1403B3_N2PIN_1403.3-V LVTTL 24mA R2 OutputPIN_1393B3_N2PIN_1393.3-V LVTTL 24mA R1 OutputPIN_1383B3_N2PIN_1383.3-V LVTTL 24mA R0 OutputPIN_1373B3_N2PIN_1373.3-V LVTTL 24mA SCLK InputPIN_2382B2_N

11、2PIN_2383.3-V LVTTL 24mA z OutputPIN_1613B3_N0PIN_1613.3-V LVTTL 24mA 實(shí)驗(yàn)現(xiàn)象寄存器檢查：R7.0Z寄存器內(nèi)容ALUC3 2 1 0CLRDA7.0DB7.0 00 00101010110101010101 0 FF 00101010110101010105 0實(shí)驗(yàn)數(shù)據(jù)和理論值：ALUC3 2 1 0DA7.0DB7.0ALU功能運(yùn)算結(jié)果R7.0（CLR=0）理論值0000AA55加法FFFF0001AA55按位與00000010AA55異或FFFF0011AA55邏輯左移4.0位00000100FF01減法FEFE0101

12、FF01邏輯或FFFF0110FF01邏輯左移16位00000111FF01邏輯右移4.0位00001000FFFF加法FFFF1001FFFF按位與FEFF1010FFFF異或00001011FFFF無000011005501減法545411015501邏輯或555511105501邏輯左移16位000011115501算術(shù)右移4.0位0808仿真的波形：實(shí)驗(yàn)思考1用Verilog HDL實(shí)現(xiàn)輸入暫存器lpm_latch的功能，及模式選擇計(jì)數(shù)器LPM_COUNTER的功能。2用Verilog HDL表達(dá)整個(gè)ALU實(shí)驗(yàn)電路的功能，對電路進(jìn)行仿真、引腳鎖定、并在實(shí)驗(yàn)臺上實(shí)現(xiàn)其功能。3用Verilog HDL設(shè)計(jì)一個(gè)64位的ALU，實(shí)現(xiàn)基本的算術(shù)邏輯運(yùn)算。 4對ALU進(jìn)行算術(shù)運(yùn)算和邏輯運(yùn)算的功能仿真，并記錄仿真波形。實(shí)驗(yàn)分析1. 在所得的仿真圖中有一條波形圖出現(xiàn)錯(cuò)誤，沒有波形，是直線。實(shí)驗(yàn)出錯(cuò)的原因是在畫電路圖的過程中，線路連接錯(cuò)誤。2. 編寫的代碼不能正常運(yùn)行。實(shí)驗(yàn)出錯(cuò)的原因是沒有注