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文檔簡介
1、一、實驗?zāi)康?1學(xué)習(xí)FPGA的設(shè)計方法; 2掌握利用Verilog HDL設(shè)計邏輯電路的能力。 二、 實驗所用組件 Basys2開發(fā)板(芯片為XC3S100E,封裝為CP132) 1套。 三、 實驗內(nèi)容 下面是4位二進制數(shù)加法器的數(shù)據(jù)流描述,由于被加數(shù)A和加數(shù)B都是4位的,而低位來的進位Cin為1位,所以運算的結(jié)果可能為5位,用Cout,Sum拼接起來表示。module adder( input 3:0 A, input 3:0 B, input Cin, output 3:0 SUM, output Cout );assign Cout,SUM=A+B+Cin;Endmodule四、實驗步驟
2、與要求1 創(chuàng)建一個子目錄Lab2,并新建一個工程項目2 建立一個Verilog HDL文件,將該文件添加到工程項目中并編譯整個項目,查看該電路所占用的邏輯單元(Logic Elements,LE)的數(shù)量3 對設(shè)計項目進行時序仿真,記錄仿真波形圖測試代碼如下:module add4_tb;/ Inputsreg 3:0 A;reg 3:0 B;reg Cin;/ Outputswire 3:0 Sum;wire Cout;/ Instantiate the Unit Under Test (UUT)add4 uut (.A(A), .B(B), .Cin(Cin), .Sum(Sum), .Co
3、ut(Cout);initial begin/ Initialize Inputs A<=4'd0;B<=4'd0;Cin=1'b0; #1 $display("A B Cin Sum Cout=%b %b %b %b %b",A,B,Cin,Sum,Cout); A<=4'd0;B<=4'd1;Cin=1'b0; #1 $display("A B Cin Sum Cout=%b %b %b %b %b",A,B,Cin,Sum,Cout); A<=4'd0;B<
4、=4'd2;Cin=1'b0; #1 $display("A B Cin Sum Cout=%b %b %b %b %b",A,B,Cin,Sum,Cout); A<=4'd0;B<=4'd3;Cin=1'b0; #1 $display("A B Cin Sum Cout=%b %b %b %b %b",A,B,Cin,Sum,Cout); A<=4'd0;B<=4'd4;Cin=1'b0; #1 $display("A B Cin Sum Cout=%b
5、%b %b %b %b",A,B,Cin,Sum,Cout); A<=4'd1;B<=4'd0;Cin=1'b1; #1 $display("A B Cin Sum Cout=%b %b %b %b %b",A,B,Cin,Sum,Cout); A<=4'd2;B<=4'd0;Cin=1'b0; #1 $display("A B Cin Sum Cout=%b %b %b %b %b",A,B,Cin,Sum,Cout); A<=4'd4;B<=4
6、9;d0;Cin=1'b1; #1 $display("A B Cin Sum Cout=%b %b %b %b %b",A,B,Cin,Sum,Cout);end endmodule4 根據(jù)FPGA開發(fā)板使用說明書,對設(shè)計文件中的輸入、輸出信號分配引腳。即使用開發(fā)板上的波動開關(guān)代表電路的輸入,用發(fā)光二極管(LED)代表電路的輸出。引腳分布代碼:NET"A0" LOC="G3"NET"A1" LOC="F3"NET"A2" LOC="E2"NET&
7、quot;A3" LOC="N3"NET"B0" LOC="P11"NET"B1" LOC="L3"NET"B2" LOC="K3"NET"B3" LOC="B4"NET"Sum0" LOC="N5"NET"Sum1" LOC="N4"NET"Sum2" LOC="P4"NET"Sum3" LOC="G1"NET"Cin" LOC="A7"NET"Cout" LOC="P6"5 重新編譯電路,并下載到FPGA器件中。改變撥動開關(guān)的位置,并觀察LED的亮、滅狀態(tài),測試電路功能6 根據(jù)實驗流程和實驗結(jié)果,寫出實驗總結(jié)報告,并對波形圖和實驗現(xiàn)象進行說明。7 完成實驗后,關(guān)閉所有程序,并關(guān)閉計算機。實驗現(xiàn)象: 由波形圖可見,輸出由Cout,Sum組成,是A、B、低位進位Cin的和,Cou
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