數(shù)字電路與邏輯設(shè)計(jì)習(xí)題及復(fù)習(xí)資料

1、精選優(yōu)質(zhì)文檔-傾情為你奉上 數(shù)字電路與邏輯設(shè)計(jì)模擬題一、 選擇題1、（36.7）10 的8421BCD碼為。（）A、（.101）8421BCD B、（.1110）8421BCDC、（.0111）8421BCD D、（.111）8421BCD 2、與（6B.2）16相對(duì)應(yīng)的二進(jìn)制數(shù)為（）A、（.001）2 B、（.01）2C（.01）2 D、（.01）23、在BCD碼中，屬于有權(quán)碼的編碼是（）A、余3碼 B、循環(huán)碼 C、格雷碼 D、8421碼4、如圖1-1所示門電路，按正邏輯體制，電路實(shí)現(xiàn)的邏輯式F=（） A、 B、C、A+B+C D、5、如果1-2所示的波形圖，其表示的邏輯關(guān)系是（）A、F=A

2、·B B、F=A+BC、F= D、F=6、下列器件中，屬于組合電路的有（）A、計(jì)數(shù)器和全加器 B、寄存器和比較器 C、全加器和比較器D、計(jì)數(shù)器和寄存器7、異或門F=AB兩輸入端A、B中，A=0，則輸出端F為（）A、AB B、B C、 D、08、已知4個(gè)組合電路的輸出F1F4的函數(shù)式非別為：F1=AB+C，F(xiàn)2=AB+CD+BC，F(xiàn)3=+B，F(xiàn)4=（A+）·（+），則不會(huì)產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)的電路是( )A、電路1 B、電路2 C、電路3 D、電路49、邊沿觸發(fā)JK觸發(fā)器的特征方程是（）A、 =+k B、=+C、=J+ D、=J+K10、用n個(gè)出發(fā)器件構(gòu)成計(jì)數(shù)器，可得到的最大計(jì)數(shù)長度

3、為（ ）A、n B、2n C、n2 D、211、（0.）8421BCD所對(duì)應(yīng)的十進(jìn)制數(shù)為（）A、（652.16）10 B、（1618.13）10C、（652.13）10 D、（1618.06）1012、八進(jìn)制數(shù)（321）8對(duì)應(yīng)的二進(jìn)制數(shù)為（）A、（）2 B、（）2C、（）2 D、（）213、與（19）10相對(duì)應(yīng)的余3BCD碼是（）A、（）余3BCD B、（）余3BCD C、（）余3BCD D、（）余3BCD14、如圖1-3所示門電路，按正邏輯體制，電路實(shí)現(xiàn)的邏輯關(guān)系F=（）A、 B、 C、A+B+C D、圖1-315、如圖1-4所示的波形圖表示的邏輯關(guān)系是（）A、F= B、F=A+B C、F=

4、 D、F=16、已知邏輯函數(shù)的卡諾圖如圖1-5所示能實(shí)現(xiàn)這一函數(shù)功能的電路是（）17、組合邏輯電路的特點(diǎn)是（）A、含有存儲(chǔ)元件 B、輸出、輸入間有反饋通路 C、電路輸出與以前狀態(tài)有關(guān) D、全部由門電路構(gòu)成18、函數(shù)F=，當(dāng)變量取值為（），不會(huì)出現(xiàn)冒險(xiǎn)現(xiàn)象。A、B=C=1 B、B=C=0 C、A=1，C=0 D、A=B=019、由與非門組成的基本RS觸發(fā)器的特性方程是（）A、B、C、D、20、4個(gè)觸發(fā)器構(gòu)成8421BCD碼計(jì)數(shù)器，共有（）個(gè)無效狀態(tài)。A、6 B、8 C、10 D、不定二、填空題1、（67）10所對(duì)應(yīng)的二進(jìn)制數(shù)為 和十六進(jìn)制數(shù)為 。2、邏輯函數(shù)F=AB+的對(duì)偶函數(shù)F= 3、在數(shù)字邏

5、輯電路中，三極管主要工作在 兩種穩(wěn)定狀態(tài)。4、如圖2-1所示電路能實(shí)現(xiàn)的邏輯關(guān)系是F= 。5、CMOS傳輸門組成的電路如圖2-2所示，當(dāng)C=0時(shí)，U0= ，當(dāng)C=1時(shí)，U0= 。6、四選一數(shù)據(jù)選擇器，AB為地址信號(hào)，I0=I3=1，I1=C，I2=，當(dāng)AB=00時(shí)，輸出F= ；當(dāng)AB=10時(shí)，輸出F= 。7、3線8線譯碼器如圖2-3所示，他所實(shí)現(xiàn)函數(shù)F= 。8、時(shí)序邏輯電路一般由 和 兩分組成。9、半導(dǎo)體存儲(chǔ)器，根據(jù)用戶對(duì)存儲(chǔ)器進(jìn)行操作分為 和 兩大類。10、十進(jìn)制數(shù)（56）10轉(zhuǎn)換為二進(jìn)制數(shù)為 和十六進(jìn)制數(shù)為 11、邏輯函數(shù)F=A·（B+C）·1的反函數(shù)= 12、由于二極

6、管具有 特性，因此可作為開關(guān)元件使用。13、由oc門構(gòu)成的電路如圖2-4所示，F(xiàn)的表達(dá)式為 14、如圖2-5所示電路中，F(xiàn)的表達(dá)式為 15、八選一數(shù)據(jù)選擇器電路如圖2-6所示，他所實(shí)現(xiàn)函數(shù)F= 16、3線-8線譯碼器電路如圖2-7所示，它所實(shí)現(xiàn)函數(shù)F1= ；F2= 。17、JK觸發(fā)器，要使，則輸入J=K= ；或J= ，K= 18、 型時(shí)序電路的輸出不僅與電路內(nèi)部的狀態(tài)有關(guān)，且與外輸入有關(guān)。 型時(shí)序電路的輸出僅與電路內(nèi)部的狀態(tài)有關(guān)。19、RAM由若干基本存儲(chǔ)電路組成，每個(gè)基本存儲(chǔ)電路可存放 。三、分析化簡(jiǎn)題1、化簡(jiǎn)函數(shù)（1）Y1=（·C+）·（AD+BC）（代數(shù)法化簡(jiǎn)）（2）

7、Y2=AB+BCD+C（卡諾圖化簡(jiǎn)）（3）Y3（A、B、C、D）=+（為函數(shù)Y的最小項(xiàng)和，為任意項(xiàng)和）（卡諾圖化簡(jiǎn)）2、電路如圖3-1所示，分析電路邏輯功能。3、分析圖3-2所示電路的邏輯功能，寫出電路的驅(qū)動(dòng)方程，狀態(tài)方程和輸出方程，畫出電路的狀態(tài)轉(zhuǎn)換圖和時(shí)序圖。4、圖3-3所示電路由555定時(shí)器構(gòu)成，它是什么電路？已知定時(shí)電阻R=11K，要求輸出脈沖寬度tw=1秒，試計(jì)算定時(shí)電容C的數(shù)值？ 5、圖3-4電路中74LS290已接成異步十進(jìn)制計(jì)數(shù)器，0為最低位，3為最高位，設(shè)計(jì)數(shù)器輸出高電平為 3.5v，低電平為0v。當(dāng)3210=0101時(shí)，求輸出電壓U0的值？ 6、化簡(jiǎn)函數(shù)（1）Y1= （代數(shù)

8、法化簡(jiǎn)）（2）Y2= （卡諾圖化簡(jiǎn)）（3）Y3（A、B、C、D）=（為函數(shù)Y3的最小項(xiàng)和，為任意項(xiàng)和）（卡諾圖化簡(jiǎn)）7、電路如圖3-5所示，分析電路邏輯功能。（本題8分）8、分析圖3-6所示電路的邏輯功能，寫出電路的驅(qū)動(dòng)方程，狀態(tài)方程和輸出方程，畫出電路的狀態(tài)轉(zhuǎn)換圖，并說明該電路能否自啟動(dòng)。9、由555定時(shí)器構(gòu)成的多諧振動(dòng)器如圖3-7所示，已知R1=1K，R2=8.2K，C=0.1F。試求脈沖寬度T1，振蕩頻率f和占空比q。10、圖3-8所示電路是倒T形電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器，已知R=10K，UREF=10V。試求：（1）U0輸出范圍；（2）當(dāng)D3D2D1D0=0110時(shí)，U0=？ 四、設(shè)計(jì)題1

9、、用如下器件實(shí)現(xiàn)函數(shù)Y=ABC，畫出邏輯圖（或陣列結(jié)構(gòu)圖）。（1）與非門；（2）3線8線譯碼器（74LS138）和與非門；（3）八選一數(shù)據(jù)選擇器（74LS151）；（4）ROM的陣列結(jié)構(gòu)圖。2、試用置零法將4位同步二進(jìn)制計(jì)數(shù)器74LS161接成十三進(jìn)制計(jì)數(shù)器，并畫出狀態(tài)轉(zhuǎn)換圖，可以附加必要的門電路。3、用如下器件實(shí)現(xiàn)函數(shù)Y=（AB）C+畫出邏輯圖（或陣列結(jié)構(gòu)圖）。（1）與非門；（2）3線-8線譯碼器（74LS138）和與非門；（3）八選一數(shù)據(jù)選擇器（74LS151）；（4）ROM的陣列結(jié)構(gòu)圖。4試用置零法將4位同步二進(jìn)制計(jì)數(shù)器74LS161接成八進(jìn)制計(jì)數(shù)器，并畫出狀態(tài)轉(zhuǎn)換圖，可以附加必要的門電

10、路。數(shù)字電路與邏輯設(shè)計(jì)模擬參考答案一、1、C 2、A 3、D 4、B 5、C 6、C 7、B 8、B 9、C 10、D11、A 12、A 13、B 14、C 15、D16、D 17、D 18、B 19、C 20、A二、1、（）2 ，（43）16 2、（A+B）·（） 3、飽和及截止 4、 5、Ui1，Ui2 6、1， 7、m1+m3+m4+m5+m68、1 9、組合邏輯電路，存儲(chǔ)電路 10、只讀存儲(chǔ)器，隨機(jī)讀寫存儲(chǔ)器11、（）2，（38）16 12、 13、單向?qū)щ?4、F=AB 15、F= 16、 或 17、m1+m2+m3+m7，m3+m5+m6+m7 18、1， 19、米利，摩

11、爾 20、一位二值代碼三、1、（1）Y1=ACD+ABC （2）Y2 =AB+CD AB CD00011110001110111111111011 （3）Y3=B+C+DAB CD0001111000110111111102、（1）寫出邏輯函數(shù)式F=ABC+ =ABC+ （2）列真值表 A B CF0 0 01 0 0 100 1 000 1 101 0 0 01 0 101 1 0 01 1 11（3）由真值表可知當(dāng)ABC=000或111時(shí) F=1，否則F=0所以該電路為“一致電路” 3、（1）驅(qū)動(dòng)方程 （2）狀態(tài)方程 （3）輸出方程 Z=（4）狀態(tài)轉(zhuǎn)換圖 Z10 11101100 0111

12、10 10 （5）時(shí)序圖 此電路是一個(gè)同步三進(jìn)制加法計(jì)數(shù)器電路可自啟動(dòng)。 4、構(gòu)成單穩(wěn)態(tài)觸發(fā)器 tw=1.1RC C=0.08310-3F=83 5、I=（+） U0=RFI=2（+） 當(dāng)3210=0101時(shí)U0=（+）2=（3.5+0.875）=4.375V 6、（1）Y1=A+=A+ （2）Y2=AB CD00011110001101111111110111 （3）Y3=D AB CD0001111000110111111017、（1）寫出輸出函數(shù)表達(dá)式= （2）列真值表 A BF1F20 0000 1101 0101 101（3）由真值表可知，F(xiàn)1和AB是異或關(guān)系，相當(dāng)于兩個(gè)一位二進(jìn)制數(shù)

13、相加所得的本位和數(shù)；F2是A和B的邏輯與，相當(dāng)于兩數(shù)相加的進(jìn)位數(shù)，所以該電路是由兩個(gè)一位二進(jìn)制數(shù)相加的加法電路，又稱為半加器。 8、（1）驅(qū)動(dòng)方程 （2）狀態(tài)方程 （3）輸出方程 Z=（4）狀態(tài)轉(zhuǎn)換圖 該電路為一同步五進(jìn)制計(jì)數(shù)器，電路可自啟動(dòng) 9、T1=0.7（）·C=0.7（1+8.2）1030.110-6=0.644ms T=0.7（）·C=0.7（1+28.2）1030.110-6=1.218msf=q=% 10、（1）U0= 當(dāng)D3D2D1D0=1111 時(shí) U0=9.375V 所以輸出電壓范圍為09.375V （2）U0=3.75v 四、1、 Y=ABC=（A+B

14、）C=（A+B）+·C = A+B+ ABC+C= （1）與非門 Y=（2）3線-8線譯碼器和與非門 = （3）八選一數(shù)據(jù)選擇器 I1=I2=I4=I7=1 I0=I3=I5=I6=0 （4）ROM的陣列結(jié)構(gòu)圖 2、 3210 11011110000000010010 001111000100 1011 0101101010011000 0111 01103、 Y=（AB）=m0+m3+m5+m6= （1）與非門 Y=（2）3線-8線譯碼器和非門 Y= （3）八選一數(shù)據(jù)選擇器 I0=I3=I5=I6=1 I1=I2=I4=I7=0 A2 A1A0000111100I0I1I3I21I

15、4I5I7I6 （4）ROM陣列結(jié)構(gòu)圖 4、 3210 第1章數(shù)字邏輯概論一、進(jìn)位計(jì)數(shù)制1.十進(jìn)制與二進(jìn)制數(shù)的轉(zhuǎn)換2.二進(jìn)制數(shù)與十進(jìn)制數(shù)的轉(zhuǎn)換3.二進(jìn)制數(shù)與16進(jìn)制數(shù)的轉(zhuǎn)換二、基本邏輯門電路第2章邏輯代數(shù)表示邏輯函數(shù)的方法，歸納起來有：真值表，函數(shù)表達(dá)式，卡諾圖，邏輯圖及波形圖等幾種。一、邏輯代數(shù)的基本公式和常用公式1）常量與變量的關(guān)系+0與+11與1與02）與普通代數(shù)相運(yùn)算規(guī)律a.交換律：+b.結(jié)合律：（+）+（+）c.分配律： ）3）邏輯函數(shù)的特殊規(guī)律a.同一律：+b.摩根定律：，b.關(guān)于否定的性質(zhì)二、邏輯函數(shù)的基本規(guī)則代入規(guī)則在任何一個(gè)邏輯等式中，如果將等式兩邊同時(shí)出現(xiàn)某一變量的地方，都

16、用一個(gè)函數(shù)表示，則等式仍然成立，這個(gè)規(guī)則稱為代入規(guī)則例如：可令則上式變成三、邏輯函數(shù)的：公式化簡(jiǎn)法公式化簡(jiǎn)法就是利用邏輯函數(shù)的基本公式和常用公式化簡(jiǎn)邏輯函數(shù)，通常，我們將邏輯函數(shù)化簡(jiǎn)為最簡(jiǎn)的與或表達(dá)式1）合并項(xiàng)法：利用+或,將二項(xiàng)合并為一項(xiàng)，合并時(shí)可消去一個(gè)變量例如：2）吸收法利用公式，消去多余的積項(xiàng)，根據(jù)代入規(guī)則可以是任何一個(gè)復(fù)雜的邏輯式例如化簡(jiǎn)函數(shù)解：先用摩根定理展開：再用吸收法3）消去法利用 消去多余的因子例如，化簡(jiǎn)函數(shù) 解：= 4)配項(xiàng)法利用公式將某一項(xiàng)乘以（），即乘以1，然后將其折成幾項(xiàng)，再與其它項(xiàng)合并。例如：化簡(jiǎn)函數(shù)解：2.應(yīng)用舉例將下列函數(shù)化簡(jiǎn)成最簡(jiǎn)的與或表達(dá)式1）2) L=3)

17、 L=解：1） = = = = =2) L= = = = =3) L=四、邏輯函數(shù)的化簡(jiǎn)卡諾圖化簡(jiǎn)法：卡諾圖是由真值表轉(zhuǎn)換而來的，在變量卡諾圖中，變量的取值順序是按循環(huán)碼進(jìn)行排列的，在與或表達(dá)式的基礎(chǔ)上，畫卡諾圖的步驟是：1.畫出給定邏輯函數(shù)的卡諾圖，若給定函數(shù)有個(gè)變量，表示卡諾圖矩形小方塊有個(gè)。2.在圖中標(biāo)出給定邏輯函數(shù)所包含的全部最小項(xiàng)，并在最小項(xiàng)內(nèi)填1，剩余小方塊填0.用卡諾圖化簡(jiǎn)邏輯函數(shù)的基本步驟：1.畫出給定邏輯函數(shù)的卡諾圖2.合并邏輯函數(shù)的最小項(xiàng)3.選擇乘積項(xiàng)，寫出最簡(jiǎn)與或表達(dá)式選擇乘積項(xiàng)的原則：它們?cè)诳ㄖZ圖的位置必須包括函數(shù)的所有最小項(xiàng)選擇的乘積項(xiàng)總數(shù)應(yīng)該最少每個(gè)乘積項(xiàng)所包含的因

18、子也應(yīng)該是最少的例1.用卡諾圖化簡(jiǎn)函數(shù)解：1.畫出給定的卡諾圖2.選擇乘積項(xiàng)：例2.用卡諾圖化簡(jiǎn) 解：1.畫出給定4變量函數(shù)的卡諾圖2.選擇乘積項(xiàng)設(shè)到最簡(jiǎn)與或表達(dá)式例3.用卡諾圖化簡(jiǎn)邏輯函數(shù)解：1.畫出4變量卡諾圖2.選擇乘積項(xiàng)，設(shè)到最簡(jiǎn)與或表達(dá)式第3章邏輯門電路門電路是構(gòu)成各種復(fù)雜集成電路的基礎(chǔ)，本章著重理解TTL和CMOS兩類集成電路的外部特性：輸出與輸入的邏輯關(guān)系，電壓傳輸特性。1. TTL與CMOS的電壓傳輸特性開門電平保證輸出為額定低電平時(shí)所允許的最小輸入高電平值在標(biāo)準(zhǔn)輸入邏輯時(shí)，1.8關(guān)門保證輸出額定高電平90%的情況下，允許的最大輸入低電平值，在標(biāo)準(zhǔn)輸入邏輯時(shí)，0.8為邏輯0的輸

19、入電壓典型值0.3為邏輯的輸入電壓典型值3.0為邏輯的輸出電壓典型值3.5為邏輯0的輸出電壓典型值0.3對(duì)于TTL：這些臨界值為，,低電平噪聲容限： 高電平噪聲容限：例：7400的它的高電平噪聲容限31.81.2它的低電平噪聲容限0.80.30.52.TTL與COMS關(guān)于邏輯0和邏輯1的接法7400為CMOS與非門采用+5電源供電，輸入端在下面四種接法下都屬于邏輯0輸入端接地輸入端低于1.5的電源輸入端接同類與非門的輸出電壓低于0.1輸入端接10電阻到地74LS00為TTL與非門，采用+5電源供電，采用下列4種接法都屬于邏輯1輸入端懸空輸入端接高于2電壓輸入端接同類與非門的輸出高電平3.6輸入

20、端接10電阻到地第4章組合邏輯電路一、組合邏輯電路的設(shè)計(jì)方法根據(jù)實(shí)際需要，設(shè)計(jì)組合邏輯電路基本步驟如下：1.邏輯抽象分析設(shè)計(jì)要求，確定輸入、輸出信號(hào)及其因果關(guān)系設(shè)定變量，即用英文字母表示輸入、輸出信號(hào)狀態(tài)賦值，即用0和1表示信號(hào)的相關(guān)狀態(tài)列真值表，根據(jù)因果關(guān)系，將變量的各種取值和相應(yīng)的函數(shù)值用一張表格一一列舉，變量的取值順序按二進(jìn)制數(shù)遞增排列。2.化簡(jiǎn)輸入變量少時(shí)，用卡諾圖輸入變量多時(shí)，用公式法3.寫出邏輯表達(dá)式，畫出邏輯圖變換最簡(jiǎn)與或表達(dá)式，得到所需的最簡(jiǎn)式根據(jù)最簡(jiǎn)式，畫出邏輯圖例，設(shè)計(jì)一個(gè)8421BCD檢碼電路，要求當(dāng)輸入量ABCD<3或>7時(shí)，電路輸出為高電平，試用最少的與非

21、門實(shí)現(xiàn)該電路。解：1.邏輯抽象分由題意，輸入信號(hào)是四位8421碼為十進(jìn)制，輸出為高、低電平；設(shè)輸入變量為DCBA，輸出變量為；狀態(tài)賦值及列真值表由題意，輸入變量的狀態(tài)賦值及真值表如下表所示。 2.化簡(jiǎn)由于變量個(gè)數(shù)較少，幫用卡諾圖化簡(jiǎn) 3.寫出表達(dá)式經(jīng)化簡(jiǎn)，得到4.畫出邏輯圖二、用組合邏輯集成電路構(gòu)成函數(shù)74LS151的邏輯圖如右圖圖中，為輸入使能端，低電平有效為地址輸入端，為數(shù)據(jù)選擇輸入端，、互非的輸出端，其菜單如下表。=其中為的最小項(xiàng)為數(shù)據(jù)輸入當(dāng)1時(shí)，與其對(duì)應(yīng)的最小項(xiàng)在表達(dá)式中出現(xiàn)當(dāng)0時(shí)，與其對(duì)應(yīng)的最小項(xiàng)則不會(huì)出現(xiàn)利用這一性質(zhì)，將函數(shù)變量接入地址選擇端，就可實(shí)現(xiàn)組合邏輯函數(shù)。利用入選一數(shù)據(jù)選

22、擇器74LS151產(chǎn)生邏輯函數(shù)解：1）將已知函數(shù)變換成最小項(xiàng)表達(dá)式2)將轉(zhuǎn)換成74LS151對(duì)應(yīng)的輸出形式=在表達(dá)式的第1項(xiàng)中為反變量，、為原變量，故011在表達(dá)式的第項(xiàng)，中A、C為反變量，為原變量，故101同理=111 =110 這樣將74LS151中m 取1即1取0，即0由此畫出實(shí)現(xiàn)函數(shù)的邏輯圖如下圖示。第5章鎖存器和觸發(fā)器一、觸發(fā)器分類：基本R-S觸發(fā)器、同步RS觸發(fā)器、同步觸發(fā)器、主從R-S觸發(fā)器、主從JK觸發(fā)器、邊沿觸發(fā)器上升沿觸發(fā)器（觸發(fā)器、JK觸發(fā)器）、下降沿觸發(fā)器（觸發(fā)器、JK觸發(fā)器）二、觸發(fā)器邏輯功能的表示方法觸發(fā)器邏輯功能的表示方法，常用的有特性表、卡諾圖、特性方程、狀態(tài)圖

23、及時(shí)序圖。對(duì)于第5章表示邏輯功能常用方法有特性表，特性方程及時(shí)序圖對(duì)于第6章上述5種方法其本用到。三、各種觸發(fā)器的邏輯符號(hào)、功能及特性方程1.基本R-S觸發(fā)器 邏輯符號(hào) 邏輯功能特性方程： 若，則 若，則（約束條件） 若，則 若，則1（不允許出現(xiàn)） 2.同步RS觸發(fā)器 （CP1期間有效） 若，則（約束條件） 若，則 若，則 若，則1處于不穩(wěn)定狀態(tài) 3.同步觸發(fā)器 特性方程(CP=1期間有效)4.主從R-S觸發(fā)器特性方程(作用后) 約束條件邏輯功能若，CP作用后，若，CP作用后，若，CP作用后，若，CP作用后，處于不穩(wěn)定狀態(tài)Note:CP作用后指由0變?yōu)?，再由1變?yōu)?時(shí) 5.主從JK觸發(fā)器特性

24、方程為：(CP作用后) 邏輯功能若，CP作用后，若，CP作用后，若，CP作用后，(保持)若，CP作用后，(翻轉(zhuǎn))7. 邊沿觸發(fā)器邊沿觸發(fā)器指觸發(fā)器狀態(tài)發(fā)生翻轉(zhuǎn)在CP產(chǎn)生跳變時(shí)刻發(fā)生，邊沿觸發(fā)器分為：上升沿觸發(fā)和下降沿觸發(fā)1）邊沿觸發(fā)器 上升沿觸發(fā)器其特性方程(CP上升沿到來時(shí)有效)下降沿觸發(fā)器其特性方程(CP下降沿到來時(shí)有效)2）邊沿JK觸發(fā)器上升沿JK觸發(fā)器其特性方程 (CP上升沿到來時(shí)有效) 下降沿JK觸發(fā)器其特性方程 (CP下降沿到來時(shí)有效)3）觸發(fā)器上升沿觸發(fā)器其特性方程(CP上升沿到來時(shí)有效)下降沿觸發(fā)器其特性方程:(CP下降沿到來時(shí)有效)例：設(shè)圖所示電路中，已知端的波形如圖所示，試

25、畫出及端波形，設(shè)觸發(fā)器初始狀態(tài)為0.由于所用觸發(fā)器為下降沿觸發(fā)的觸發(fā)器，其特性方程為(CP下降沿到來時(shí))=CP時(shí)刻之前，0，0 CP=B=00=0時(shí)刻到來時(shí)，1CP=B=10=1 不變時(shí)刻到來時(shí)0，故B=CP=0，當(dāng)CP由1變?yōu)?時(shí)，1當(dāng)1，而A=0CP=1時(shí)刻到來時(shí)，A=1，CP=A=0當(dāng)CP0時(shí)，0當(dāng)時(shí)，由于A=1，故CP= A=1圖 圖若電路如圖C所示，設(shè)觸發(fā)器初始狀態(tài)為0，C的波形如圖D所示,試畫出及端的波形當(dāng)特性方程（CP下降沿有效）時(shí)刻之前，A=0,Q=0,CP=B=時(shí)刻到來時(shí)1，故CP=B= 當(dāng)CP由1變?yōu)?時(shí)，1當(dāng)1時(shí)，由于A=1,故CP，不變時(shí)刻到來時(shí)，0，1，故CP=B=此

26、時(shí)，CP由1變?yōu)?時(shí)，0當(dāng)0時(shí)，由于0故CP=00=1時(shí)刻到來時(shí)，由于A=1，而0，故CP當(dāng)CP由1變?yōu)?時(shí)，1當(dāng)1時(shí)，由于1，故 圖C 圖D例：試寫出如圖示電路的特性方程，并畫出如圖示給定信號(hào)CP、作用下端的波形，設(shè)觸發(fā)器的初始狀態(tài)為0.解：由題意該觸發(fā)器為下降沿觸發(fā)器JK觸發(fā)器其特性方程（CP下降沿到來時(shí)有效）其中 由JK觸發(fā)器功能：J=1, K=0 CP作用后1J=0, K=0 CP作用后0J=0, K=0 CP作用后J=1, K=1 CP作用后第6章 時(shí)序邏輯電路分類一、時(shí)序邏輯電路分類 時(shí)序邏輯電路分為同步時(shí)序邏輯電路和異步時(shí)序邏輯電路，時(shí)序邏輯電路通常由組合邏輯電路和存貯電路兩部分

27、組成。二、同步時(shí)序電路分析分析步驟：確定電路的組成部分 確定存貯電路的即刻輸入和時(shí)序電路的即刻輸出邏輯式 確定電路的次態(tài)方程 列出電路的特性表和驅(qū)動(dòng)表 由特性表和驅(qū)動(dòng)表畫出狀態(tài)轉(zhuǎn)換圖 電路特性描述。例：分析如下圖示同步時(shí)序電路的邏輯功能解：確定電路的組成部分 該電路由2個(gè)上升沿觸發(fā)的T觸發(fā)器和兩個(gè)與門電路組成的時(shí)序電路確定存貯電路的即刻輸入和時(shí)序電路的即刻輸出存貯電路的即刻輸入：對(duì)于： 對(duì)于：時(shí)序電路的即刻輸出： 確定電路的狀態(tài)方程 對(duì)于： 對(duì)于：列出狀態(tài)表和真值表由于電路有2個(gè)觸發(fā)器，故可能出現(xiàn)狀態(tài)分別為00、01、10、11設(shè) 電路狀態(tài)圖為電路的特性描述由狀態(tài)圖，該電路是一個(gè)可控模4加法計(jì)

28、數(shù)器，當(dāng)A=1時(shí)，在CP上升沿到來后電路狀態(tài)值加1，一旦計(jì)數(shù)到11狀態(tài)，Y=1，電路狀態(tài)在下一個(gè)CP上升沿加到00，輸出信號(hào)Y下降沿可用于觸發(fā)器進(jìn)位操作，當(dāng)A=0時(shí)停止計(jì)數(shù)。例：試分析下圖示電路的邏輯功能解：確定電路的組成部分 該電路由3個(gè)上升沿觸發(fā)的D觸發(fā)器組成 確定電路的太方程 對(duì)于：（CP上升沿到來有效） 對(duì)于：（CP上升沿到來有效） 對(duì)于：（CP上升沿到來有效）列出狀態(tài)轉(zhuǎn)換真值表 由狀態(tài)表轉(zhuǎn)換真值表畫出如下圖示狀態(tài)圖、這6個(gè)狀態(tài)，形成了主循環(huán)電路，、為無效循環(huán) 邏輯功能分析由狀態(tài)圖可以看出，此電路正常工作時(shí)，每經(jīng)過6個(gè)時(shí)鐘脈沖作用后，電路的狀態(tài)循環(huán)一次，因此該電路為六進(jìn)制計(jì)數(shù)器，電路中

29、有2個(gè)無效狀態(tài)，構(gòu)成無效循環(huán)，它們不能自動(dòng)回到主循環(huán)，故電路沒有自啟動(dòng)能力。 三、同步時(shí)序電路設(shè)計(jì)同步時(shí)序設(shè)計(jì)一般按如下步驟進(jìn)行：1）根據(jù)設(shè)計(jì)要求畫出狀態(tài)邏輯圖；2）狀態(tài)化簡(jiǎn)；3）狀態(tài)分配；4）選定觸發(fā)器的類型，求輸出方程、狀態(tài)方程和驅(qū)動(dòng)方程；5）根據(jù)方程式畫出邏輯圖；6）檢查電路能否自啟動(dòng)，如不能自啟動(dòng)，則應(yīng)采取措施加以解決。例：用JK觸發(fā)器設(shè)計(jì)一同步時(shí)序電路，其狀態(tài)如下表所示，分析如圖示同步時(shí)序電路。解：由題意，狀態(tài)圖已知，狀態(tài)表已知。故進(jìn)行狀態(tài)分配及求狀態(tài)方程，輸出方程。由于有效循環(huán)數(shù)N=4，設(shè)觸發(fā)器個(gè)數(shù)為K,則4 得到K=2.故選用2個(gè)JK觸發(fā)器，將狀態(tài)表列為真值表，求狀態(tài)方程及輸出方

30、程。 Y的卡偌圖： 的卡偌圖： 的卡偌圖： = =（A將（A分別寫成JK觸發(fā)器的標(biāo)準(zhǔn)形式： J對(duì)于F:得到 =1, =1對(duì)于方程（A得到=A= A畫出邏輯圖，選用上升沿觸發(fā)的JK觸發(fā)器第八章 脈沖波形的變換與產(chǎn)生555定時(shí)器及其應(yīng)用1.電路結(jié)構(gòu)及工作原理555定時(shí)器內(nèi)部由分壓器、電壓比較器、RS鎖存器（觸發(fā)器）和集電極開路的三極管T等三部分組成，其內(nèi)部結(jié)構(gòu)及示意圖如圖22a)、22b)所示。在圖22b）中，555定時(shí)器是8引腳芯卡，放電三極管為外接電路提供放電通路，在使用定時(shí)器時(shí)，該三極管集電極（第7腳）一般要接上拉電阻，為反相比較器，為同相比較器，比較器的基準(zhǔn)電壓由電源電壓及內(nèi)部電阻分壓比決

31、定，在控制（第5腳）懸空時(shí)，、;如果第5腳外接控制電壓，則、，端（第4腳）是復(fù)位端，只要端加上低電平，輸出端（第3腳）立即被置成低電平，不受其它輸入狀態(tài)的影響，因此正常工作時(shí)必須使端接高電平。由圖22a)，和組成的RS觸發(fā)器具有復(fù)位控制功能，可控制三極管T的導(dǎo)通和截止。由圖22a)可知，當(dāng)>（即>）時(shí)，比較器輸出當(dāng)>（即）時(shí)，比較器輸出RS觸發(fā)器Q0輸出為高電平，三極管T導(dǎo)通，輸出為低電平（）當(dāng)<（即<）,時(shí)，比較器輸出高電平，輸出為低電平基本RS觸發(fā)器Q1，輸出為低電平，三極管T截止，同時(shí)輸出為高電平。當(dāng)>（即>）時(shí)，比較器輸出當(dāng)<（即）時(shí)，比較器輸出 、輸