實(shí)驗(yàn)三+3-8譯碼器仿真及實(shí)現(xiàn)

1、精選優(yōu)質(zhì)文檔-傾情為你奉上實(shí)驗(yàn)三 3-8譯碼器仿真及實(shí)現(xiàn)姓名：學(xué)號： 班級：日期： 一、 實(shí)驗(yàn)?zāi)康暮鸵蟊敬螌?shí)驗(yàn)使用Verilog 硬件描述語言在DE1開發(fā)平臺(tái)上設(shè)計(jì)一個(gè)基本組合邏輯電路3-8 譯碼器，并完成功能仿真和時(shí)序仿真。二、 實(shí)驗(yàn)環(huán)境1、 PC機(jī)，Pentium 4 2.0G以上，內(nèi)存1G以上，硬盤500G以上，1024×768彩顯，USB接口，網(wǎng)絡(luò)接口，串口。2、 友晶DE1開發(fā)板和相關(guān)配件。3、 軟件：Windows XP或者Windows 7操作系統(tǒng)，DE1配套光盤。三、 實(shí)驗(yàn)內(nèi)容1、 編寫3-8的Verilog程序。2、 構(gòu)建仿真波形文件，實(shí)現(xiàn)QuartusII的功能

2、仿真和時(shí)序仿真。3、 下載設(shè)計(jì)到DE1，觀察譯碼輸出。四、 實(shí)驗(yàn)步驟1、 建立Quartus 工程：1）打開 Quartus II 工作環(huán)境。2）點(diǎn)擊菜單項(xiàng) File->New Project Wizard 幫助新建工程。3）輸入工程目錄、工程文件名以及頂層實(shí)體名。自己起名字，例如學(xué)號加38等。注意：輸入的頂層實(shí)體名必須與之后設(shè)計(jì)文件的頂層實(shí)體名相同，默認(rèn)的頂層實(shí)體名與工程文件名相同，本類實(shí)驗(yàn)均采用這種命名方法以便于管理。不要使用Quartus II的根目錄作為工程目錄。4）添加設(shè)計(jì)文件。如果用戶之前已經(jīng)有設(shè)計(jì)文件（比如.v 文件）。那么直接添加相應(yīng)文件，如果沒有完成的設(shè)計(jì)文件，點(diǎn)擊Ne

3、xt 之后添加并且編輯新的設(shè)計(jì)文件。5）選擇設(shè)計(jì)所用器件。由于本次實(shí)驗(yàn)使用 Altera 公司提供的DE1 開發(fā)板，用戶必須選擇與之相對應(yīng)的FPGA 器件型號，如下圖：6）設(shè)置 EDA 工具。設(shè)計(jì)中可能會(huì)用到的EDA 工具有綜合工具、仿真工具以及時(shí)序分析工具。本次實(shí)驗(yàn)中不使用這些工具，因此點(diǎn)擊Next 直接跳過設(shè)置。7）查看新建工程總結(jié)。在基本設(shè)計(jì)完成后，Quartus II 會(huì)自動(dòng)生成一個(gè)總結(jié)讓用戶核對之前的設(shè)計(jì)，確認(rèn)后點(diǎn)擊Finish 完成新建。8）培養(yǎng)良好的文件布局。Quartus II 默認(rèn)把所有編譯結(jié)果放在工程的根目錄，為了讓Quartus II 像Visual Studio 等ID

4、E 一樣把編譯結(jié)果放在一個(gè)單獨(dú)的目錄中，需要指定編譯結(jié)果輸出路徑。點(diǎn)擊菜單項(xiàng)Assignments->Device，選中Compilation Process Settings 選項(xiàng)卡，勾上右邊的Save Project output files in specified directory，輸入路徑(一般為根目錄下建立的debug 或者release子目錄)。2、 使用Verilog HDL 完成硬件設(shè)計(jì)添加所需設(shè)計(jì)文件。本次實(shí)驗(yàn)通過 Verilog HDL 來描述所設(shè)計(jì)的硬件，因此要添加Verilog 設(shè)計(jì)文件到工程文件中去。1）點(diǎn)擊菜單項(xiàng)File->New、點(diǎn)擊圖標(biāo)或者使用快

5、捷鍵Ctrl+N 新建一個(gè)設(shè)計(jì)文件，選擇Verilog HDL File，點(diǎn)OK。2）輸入硬件描述。 Quartus II 環(huán)境提供的文本編輯器中輸入用戶設(shè)計(jì)的硬件描述語言，在本次實(shí)驗(yàn)設(shè)計(jì)的是開關(guān)狀態(tài)通過LED反映出來，輸入代碼如下。保存文件時(shí)注意和模塊名相同。3）全編譯文件。點(diǎn)擊菜單項(xiàng)Processing->start compilation、點(diǎn)擊圖標(biāo)或使用CTRL+L 執(zhí)行全編譯。 4）配置引腳。本實(shí)驗(yàn)還是利用DE1光盤中默認(rèn)的引腳配置文件。該文件名為DE1_pin_assignments.csv，導(dǎo)入該文件。5）點(diǎn)擊Pin Planner圖標(biāo)，查看引腳分配狀況。6）完成分配引腳后，

6、點(diǎn)擊菜單項(xiàng)Processing->start compilation、或點(diǎn)擊圖標(biāo)或使用CTRL+L 執(zhí)行全編譯，生成sof 目標(biāo)文件，注意觀察警告或錯(cuò)誤信息。3、 構(gòu)建波形文件為了檢查設(shè)計(jì)是否在理論上達(dá)到預(yù)期功能，要進(jìn)行仿真，不考慮實(shí)際物理特性的是功能仿真，考慮實(shí)際時(shí)序特性的就是時(shí)序仿真了。首先要?jiǎng)?chuàng)建仿真輸入波形文件。仿真時(shí)需要對頂層實(shí)體的輸入管腳提供激勵(lì)信號，在Quartus 軟件中可以通過波形文件方便的輸入。1） 點(diǎn)擊菜單項(xiàng)File->New->VectorWaveform File2） 添加信號結(jié)點(diǎn)。在空波形文件中點(diǎn)擊右鍵，進(jìn)行選擇。3） 自己摸索波形面板和信號右鍵功能，最終構(gòu)造如下圖所示波形：4、 仿真點(diǎn)擊設(shè)置圖標(biāo)，在simulator setting 中選取仿真類型，依次進(jìn)行功能仿真和時(shí)序仿真，注意功能仿真前要在Processing菜單中創(chuàng)建功能仿真網(wǎng)表文件。截取兩種仿真結(jié)果圖片，粘貼在以下位置。5、 下載到DE1將設(shè)計(jì)下載在 FPGA 中。點(diǎn)擊菜單項(xiàng)Tools->Programmer 或者點(diǎn)擊圖標(biāo)打開程序下載環(huán)境，選取剛才產(chǎn)生的.sof文件進(jìn)行下載。最終調(diào)試，在DE1實(shí)驗(yàn)板上，扳動(dòng)SW0SW