dds直接數(shù)字頻率合成器(優(yōu)秀+)

1、電子線路課程設(shè)計(jì)論文直接數(shù)字頻率合成器南京理工大學(xué)電 子 線 路 課 程 設(shè) 計(jì)直接數(shù)字頻率合成器D D S(題名和副題名)(學(xué)號(hào))指導(dǎo)教師姓名 姜萍 老師 學(xué)院 電 子 工 程 與 光 電 技 術(shù) 學(xué) 院 年級(jí) 2012級(jí) 專業(yè)名稱 通信工程 論文提交日期 2014.12摘 要直接數(shù)字信號(hào)合成器（DDS）是一種從相位概念出發(fā)直接合成所需要波形的新的頻率合成技術(shù)。與傳統(tǒng)的頻率合成器相比，DDS具有低成本、低功耗、高分辨率和快速轉(zhuǎn)換時(shí)間等優(yōu)點(diǎn)。本文使用DDS的方法設(shè)計(jì)一個(gè)任意頻率的正弦信號(hào)發(fā)生器，具有頻率控制、相位控制、測(cè)頻、切換波形、動(dòng)態(tài)顯示、使能開(kāi)關(guān)以及AM調(diào)制等功能。利用QuartusII

2、7.0中VHDL語(yǔ)言完成計(jì)算機(jī)設(shè)計(jì)、仿真等工作，然后使用由Altera公司開(kāi)發(fā)的Cyclone III系列EP3C25F324C8實(shí)驗(yàn)箱實(shí)現(xiàn)電路，用示波器觀察輸出波形。本文使用模塊化的設(shè)計(jì)理念，將整體電路分為9個(gè)子模塊設(shè)計(jì)，分別為：分頻模塊、頻率預(yù)置與調(diào)節(jié)模塊、頻率累加寄存模塊、相位預(yù)置與調(diào)節(jié)模塊、相位累加寄存模塊、sin函數(shù)波形存儲(chǔ)模塊、余弦波方波三角波鋸齒波波形選擇模塊、測(cè)頻與譯碼顯示模塊、AM調(diào)制模塊。其后，本文給出了本實(shí)驗(yàn)的計(jì)算機(jī)仿真圖與示波器輸出圖，并進(jìn)行結(jié)果分析。最后在文末給出了本實(shí)驗(yàn)所設(shè)計(jì)的電路的使用說(shuō)明書(shū)。 關(guān)鍵詞：直接數(shù)字信號(hào)合成器、DDS、AM調(diào)制、VHDL、測(cè)頻Abstr

3、actDirect digital synthesizer (DDS) is a new technology of frequency synthesis ,which comes from the concept of the phase, to directly synthetize the required waveform . Compared with the traditional frequency synthesizer, DDS has the advantages of lower cost,

4、 lower power consumption, higher resolution and faster switching time etc.DDS method is used to design a direct digital synthesizer to synthetize the sin function of any frequency in this paper, with functions of frequency control, phase control frequency meas

5、urement, waveform switching, dynamic display, switch enable and AM modulation. Using VHDL language in the QuartusII7.0, we complete the design, simulation and other works by computer, and then use the EP3C25F324C8 experimental box of Cyclone III series develop

6、ed by the Altera to implement the design, and finally observe the output waveform in oscilloscope.In this paper, the modular design concept is used, and the whole circuit is divided into 9 sub module design, respectively is: frequency division module, frequenc

7、y adjusting module, frequency cumulative and register module, phase presetting and adjusting module, phase cumulative and register module, sin function waveform memory module, cos wave, square wave, triangle wave, sawtooth waveform selection module, frequ

8、ency measurement and decoding display module, the AM modulation module.Then, the computer simulation diagram and the output of the oscilloscope graphs  of this experiment is given in this paper, followed by the results analysis. Finally, we give the

9、experimental instructions of the circuit design at the end of the paper.Keywords: direct digital synthesizer, DDS, AM modulation, VHDL, frequency measurement 目 錄摘 要2Abstract31 緒論61.1 DDS的發(fā)展概況61.2 選題背景及意義61.3 課題研究現(xiàn)狀71.4 本文主要工作72 實(shí)驗(yàn)平臺(tái)Cyclone III EP3C25F324C

10、592.1 Cyclone III92.1.1 Cyclone III 系列產(chǎn)品介紹92.1.2 Cyclone III EP3C25F324C5 開(kāi)發(fā)板原理圖103 DDS基本原理總電路圖113.1 DDS的基本結(jié)構(gòu)113.2 DDS的基本原理113.3 DDS總電路封裝圖123.4 本章小結(jié)144 DDS各子模塊設(shè)計(jì)原理154.1 分頻模塊154.1.1 48分頻子模塊164.1.2 1000分頻子模塊174.1.3 0.5分頻子模塊184.2 頻率預(yù)置與調(diào)節(jié)模塊184.3 頻率累加寄存模塊194.3.1 12位累加器子模塊204.3.2 12位寄存器子模塊214.4 相位預(yù)置與調(diào)節(jié)模塊2

11、14.5 相位累加與寄存模塊224.5.1 12位累加器子模塊224.5.2 12位寄存器子模塊234.6 sin波形存儲(chǔ)模塊234.6.1 sin_rom子模塊234.6.2 10位寄存器子模塊244.7 余弦波、方波、三角波、鋸齒波波形選擇模塊254.7.1 cos_rom、rect_rom、square_rom、sawtooth_rom波形存儲(chǔ)子模塊254.7.2 波形4選1輸出子模塊264.7.3 10位寄存器子模塊274.8 測(cè)頻與譯碼顯示模塊274.8.1 10進(jìn)制計(jì)數(shù)器子模塊274.8.2 測(cè)頻子模塊284.8.3 譯碼顯示子模塊294.9 AM調(diào)制模塊304.9.1 載波產(chǎn)生子

12、模塊314.9.2 調(diào)制波乘法與加法子模塊324.9.3 載波乘法子模塊334.9.4 已調(diào)波與調(diào)制波二選一顯示子模塊345 DDS調(diào)試仿真與下載355.1 DDS仿真355.2 AM調(diào)制仿真365.3 DDS管腳設(shè)定與下載運(yùn)行366 DDS示波器結(jié)果顯示387 DDS使用說(shuō)明書(shū)418 結(jié)論428.1 論文工作總結(jié)428.2 論文工作展望42致 謝43參考文獻(xiàn)44431 緒論1.1 DDS的發(fā)展概況DDS是直接數(shù)字式頻率合成器（Direct Digital Synthesizer）的英文縮寫(xiě)。1971年，美國(guó)學(xué)者J.Tierney等人撰寫(xiě)的A Digital Frequency Synthes

13、izer一文首次提出了以全數(shù)字技術(shù)，從相位概念出發(fā)直接合成所需波形的一種新的頻率合成原理。限于當(dāng)時(shí)的技術(shù)和器件水平，它的性能指標(biāo)尚不能與已有的技術(shù)相比，故未受到重視。近10年間，隨著微電子技術(shù)的迅速發(fā)展，直接數(shù)字頻率合成器（Direct Digital Frequency Synthesis簡(jiǎn)稱DDS或DDFS）得到了飛速的發(fā)展，它以有別于其它頻率合成方法的優(yōu)越性能和特點(diǎn)成為現(xiàn)代頻率合成技術(shù)中的佼佼者。具體體現(xiàn)在相對(duì)帶寬寬、頻率轉(zhuǎn)換時(shí)間短、頻率分辨率高、輸出相位連續(xù)、可產(chǎn)生寬帶正交信號(hào)及其他多種調(diào)制信號(hào)、可編程和全數(shù)字化、控制靈活方便等方面，并具有極高的性價(jià)比。 1.2 選題背景及意義DDS是

14、從相位概念出發(fā)直接合成所需要波形的一種新的頻率合成技術(shù)。與傳統(tǒng)的頻率合成器相比，DDS具有低成本、低功耗、高分辨率和快速轉(zhuǎn)換時(shí)間等優(yōu)點(diǎn)，廣泛使用在電信與電子儀器領(lǐng)域，是實(shí)現(xiàn)設(shè)備全數(shù)字化的一個(gè)關(guān)鍵技術(shù)。進(jìn)入大三，我們的專業(yè)理論知識(shí)已經(jīng)達(dá)到一定程度，但卻沒(méi)有合適的機(jī)會(huì)應(yīng)用于實(shí)踐?；诳删幊踢壿嬈骷?shí)現(xiàn)的DDS，電路并不復(fù)雜，在理解原理的基礎(chǔ)上，能夠極大地開(kāi)發(fā)我們理論應(yīng)用于實(shí)踐的能力，調(diào)動(dòng)我們的科研積極性。而QuartusII軟件的使用，更是鍛煉了我們用VHDL語(yǔ)言實(shí)現(xiàn)數(shù)字電路設(shè)計(jì)的能力，對(duì)日后我們從事相關(guān)行業(yè)科研開(kāi)發(fā)具有啟蒙意義。1.3 課題研究現(xiàn)狀目前直接數(shù)字式頻率合成器基本技術(shù)實(shí)現(xiàn)方案1：（1

15、）采用高性能的 DDS 單片電路解決方案隨著 DDS 技術(shù)和 VLSI 的發(fā)展，DDS 單片化在九十年代就已經(jīng)完成。由于 DDS芯片性能日漸完善，促成了許多 DDS 芯片生產(chǎn)廠家出現(xiàn)，它們推出了許多性能優(yōu)越的 DDS 芯片，為電路設(shè)計(jì)者提供了多種選擇。其中 AD 公司的 DDS 系列產(chǎn)品性價(jià)比較高，目前取得了極為廣泛的應(yīng)用。（2）自行設(shè)計(jì)基于可編程器件的解決方案由于可編程邏輯器件的規(guī)模大、速度快、可編程，以及有強(qiáng)大的 EDA 軟件支持等特性，十分適合實(shí)現(xiàn) DDS 系統(tǒng)的數(shù)字部分。在高可靠性的應(yīng)用領(lǐng)域，如果設(shè)計(jì)合理得當(dāng)，將不會(huì)存在類似 MCU 的復(fù)位不可靠等問(wèn)題。而且由于它的高度集成，完全可以將

16、整個(gè)系統(tǒng)下載到同一個(gè)芯片當(dāng)中，實(shí)現(xiàn)所謂的片上系統(tǒng)，從而大大縮小產(chǎn)品的體積，提高了系統(tǒng)的可靠性。（3）基于 FPGA 的 DDS 系統(tǒng)合成方案通過(guò) FPGA 控制 DDS 產(chǎn)生線性調(diào)頻信號(hào)及跳頻信號(hào)。基于 FPGA 的 DDS 系統(tǒng)技術(shù)可以產(chǎn)生多種調(diào)制方式以及多種組合方式，并且可以實(shí)現(xiàn)多個(gè) DDS 芯片的功能，更加集成。1.4 本文主要工作本實(shí)驗(yàn)使用DDS的方法設(shè)計(jì)一個(gè)任意頻率的正弦信號(hào)發(fā)生器，要求具有頻率控制、相位控制、測(cè)頻、切換波形，動(dòng)態(tài)顯示以及使能開(kāi)關(guān)等功能。利用QuartusII7.0完成設(shè)計(jì)、仿真等工作。并利用Altera公司開(kāi)發(fā)的Cyclone III系列EP3C25F324C8實(shí)驗(yàn)

17、箱實(shí)現(xiàn)電路，用示波器觀察輸出波形。本論文主要完成工作如下：1 利用Cyclone III系列EP3C25F324C8實(shí)驗(yàn)箱實(shí)現(xiàn)DDS的設(shè)計(jì)。2 DDS中的波形存儲(chǔ)器模塊用Altera公司的Cyclone系列FPGA 芯片中的RAM實(shí)現(xiàn)，RAM結(jié)構(gòu)配置成4096×10類型。3 具體參數(shù)要求：頻率控制字K取4位；基準(zhǔn)頻率fc=1MHZ，由實(shí)驗(yàn)板上的系統(tǒng)時(shí)鐘分頻得到。4 系統(tǒng)具有清零功能。5 利用實(shí)驗(yàn)箱上的D/A轉(zhuǎn)換器件將ROM輸出的數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)，6 能夠通過(guò)示波器觀察到輸出波形。7 通過(guò)開(kāi)關(guān)（實(shí)驗(yàn)箱上的Ki）輸入DDS的頻率和相位控制字，并能用示波器觀察加以驗(yàn)證。8 能夠同時(shí)輸

18、出正余弦兩路正交信號(hào)；9 在數(shù)碼管上顯示生成的波形頻率；10 設(shè)計(jì)能輸出多種波形（三角波、鋸齒波、方波等）的多功能波形發(fā)生器；11 在DDS的基礎(chǔ)上，完成AM調(diào)制，在示波器上觀察標(biāo)準(zhǔn)AM調(diào)制后已調(diào)波形和調(diào)制波形； 論文一共分為八章，其結(jié)構(gòu)如下：第1章 緒論，主要介紹DDS的發(fā)展現(xiàn)狀與現(xiàn)今主要DDS實(shí)現(xiàn)方法，主要分析了本課題的研究意義及選題背景，最后給出了本文的主要工作內(nèi)容。第2章 介紹了Altera® Cyclone系列第三代產(chǎn)品性能，給出了我們實(shí)驗(yàn)平臺(tái)Cyclone III EP3C25F324C5 開(kāi)發(fā)板原理圖。第3章 介紹了DDS的基本結(jié)構(gòu)與基本原理，給出了本實(shí)驗(yàn)所完

19、成的電路總圖。第4章 介紹了DDS的子組成模塊。共分為9個(gè)子組成模塊，分別為：分頻模塊、頻率預(yù)置與調(diào)節(jié)模塊、頻率累加寄存模塊、相位預(yù)置與調(diào)節(jié)模塊、相位累加寄存模塊、sin函數(shù)波形存儲(chǔ)模塊、余弦波方波三角波鋸齒波波形選擇模塊、測(cè)頻與譯碼顯示模塊、AM調(diào)制模塊。第5章 介紹了電路調(diào)試與仿真，給出了DDS計(jì)算機(jī)仿真圖與AM調(diào)制計(jì)算機(jī)仿真圖，之后給出管腳設(shè)置與程序下載運(yùn)行具體步驟。第6章 給出了實(shí)驗(yàn)箱輸出波形在示波器上的顯示圖。第7章 直接數(shù)字頻率合成器（DDS）使用說(shuō)明書(shū)。第8章 論文總結(jié)，對(duì)本實(shí)驗(yàn)過(guò)程中出現(xiàn)的問(wèn)題進(jìn)行反思，并且對(duì)未來(lái)可以展開(kāi)的工作進(jìn)行了展望。2 實(shí)驗(yàn)平臺(tái)Cyclone III

20、60;EP3C25F324C52.1 Cyclone III2.1.1 Cyclone III 系列產(chǎn)品介紹低成本Cyclone® III FPGA是Altera® Cyclone系列的第三代產(chǎn)品。Cyclone III FPGA系列前所未有地同時(shí)實(shí)現(xiàn)了低功耗、低成本和高性能，進(jìn)一步擴(kuò)展了FPGA在成本敏感大批量領(lǐng)域中的應(yīng)用。采用臺(tái)灣半導(dǎo)體生產(chǎn)公司(TSMC)的65-nm低功耗(LP)工藝技術(shù)，Cyclone III 器件對(duì)芯片和軟件采取了更多的優(yōu)化措施，在所有65-nm FPGA中是功耗最低的，在對(duì)成本和功耗敏感的大量應(yīng)用中，提供豐富的特性推

21、動(dòng)寬帶并行處理的發(fā)展。Cyclone III 系列包括8個(gè)型號(hào)，容量在5K至120K邏輯單元(LE)之間，最多534個(gè)用戶I/O引腳。如表1所示，Cyclone III 器件具有4-Mbit嵌入式存儲(chǔ)器、288個(gè)嵌入式18x18乘法器、專用外部存儲(chǔ)器接口電路、鎖相環(huán)(PLL)以及高速差分I/O等。Cyclone III FPGA系列為成本敏感的各種大批量應(yīng)用提供多種器件和封裝選擇。Cyclone III 器件結(jié)溫在-40°C至125°C之間，有三種溫度等級(jí)，支持各種工作環(huán)境3VHDL程序設(shè)計(jì)教程,邢建平,曾繁泰,北京:清華大學(xué)出版社,2005。2.1.2 Cyclone I

22、II EP3C25F324C5 開(kāi)發(fā)板原理圖圖2.1 Cyclone III EP3C25 開(kāi)發(fā)板原理圖3 DDS基本原理總電路圖3.1 DDS的基本結(jié)構(gòu)圖3.1 DDS基本結(jié)構(gòu)框圖（*）3.2 DDS的基本原理DDS 的基本結(jié)構(gòu)主要由相位累加器、相位調(diào)制器、正弦波數(shù)據(jù)表(ROM)、D/A轉(zhuǎn)換器構(gòu)成。相位累加器由 N 位加法器 N 位寄存器構(gòu)成。每來(lái)一個(gè) CLOCK，加法器就將頻率控制字 fwrod 與累加寄存器輸出的累加相位數(shù)據(jù)相加，相加的結(jié)果又反饋送至累加寄存器的數(shù)據(jù)輸入端，以使加法器在下一個(gè)時(shí)鐘脈沖的作用下繼續(xù)與頻率控制字相加。這樣，相位累加器在時(shí)鐘作用下，不斷對(duì)頻率控制字進(jìn)行線性相位累

23、加。由此，相位累加器在每一個(gè)時(shí)鐘脈沖輸入時(shí)，把頻率控制字累加以此，相位累加器輸出的數(shù)據(jù)作為波形存儲(chǔ)器的相位取樣地址，這樣就可把存儲(chǔ)在波形存儲(chǔ)器內(nèi)的波形抽樣值進(jìn)行找表查出，完成相位到幅值的轉(zhuǎn)換。圖3.2頻率和相位均可控制的具有正弦和余弦輸出的DDS核心單元電路示意圖（*）（*） 為引用圖，詳見(jiàn)致謝由于相位累加器為N位，相當(dāng)于把正弦信號(hào)在相位上的精度定為N位，所以分辨率為1/2N。若系統(tǒng)時(shí)鐘頻率為fc，頻率控制字fword為1，則輸出頻率為fOUT=fC/2N，這個(gè)頻率相當(dāng)于"基頻"。若fword為K，則輸出頻率為： fout=K* fC/2N （2.1）當(dāng)系統(tǒng)輸入時(shí)鐘頻率fC

24、不變時(shí)，輸出信號(hào)的頻率由頻率控制字K所決定。由上式可得：K=2N*fout/fC （2.2）其中，K 為頻率字，注意 K 要取整，有時(shí)會(huì)有誤差。選取 ROM 的地址時(shí)，可以間隔選項(xiàng)，相位寄存器輸出的位數(shù) D 一般取 10-16位，這種截取方法稱為截?cái)嗍接梅?，以減少 ROM 的容量。D 太大會(huì)導(dǎo)致 ROM 容量的成倍上升，而輸出精度受 D/A 位數(shù)的限制未有很大改善。圖3.3 DDS工作流程示意圖（*）3.3 DDS總電路封裝圖圖3.4 總電路封裝圖圖3.5 總電路封裝圖左上1/4放大圖圖3.6 總電路封裝圖右上1/4放大圖圖3.7 總電路封裝圖左下1/4放大圖圖3.8 總電路封裝圖右下1/4放

25、大圖3.4 本章小結(jié)本章從DDS的基本原理出發(fā)，給出DDS的基本結(jié)構(gòu)圖。本人在本實(shí)驗(yàn)中，除了譯碼顯示模塊使用了.bdf畫(huà)圖實(shí)現(xiàn)，其余功能全部使用VHDL語(yǔ)言編寫(xiě)。本章最后給出了VHDL語(yǔ)言編寫(xiě)的模塊封裝后組成的DDS總圖。4 DDS各子模塊設(shè)計(jì)原理4.1 分頻模塊本實(shí)驗(yàn)中使用的 Cyclone III 實(shí)驗(yàn)箱給出的振蕩頻率源為 48MHz ，因此我們需要使用分頻電路得到作為直接數(shù)字頻率合成器電路所使用的各種頻率脈沖。累加器電路中的寄存時(shí)鐘信號(hào)、ROM 的 CLOCK 使用 1MHz 脈沖頻率 ，動(dòng)態(tài)譯碼顯示電路使用 1KHz 脈沖頻率，頻率、相位控制電路、模 16 電路使用1Hz 脈沖頻率，測(cè)

26、頻電路使 0.5Hz。所以輸出為1MHz、1KHz、1Hz、1/2Hz四個(gè)。封裝后分頻模塊電路如下：圖4.1 分頻模塊封裝圖內(nèi)部電路連接如下圖：圖4.2 分頻模塊內(nèi)部圖由上內(nèi)部連接圖可見(jiàn)，本模塊由48分頻、1000分頻、1/2分頻三個(gè)子模塊組成，下面將依次介紹這三個(gè)子模塊。4.1.1 48分頻子模塊圖4.3 48分頻模塊封裝圖設(shè)置n為計(jì)數(shù)參數(shù)，對(duì)輸入CLK計(jì)數(shù)，當(dāng)n由0計(jì)數(shù)到23，將輸出信號(hào)取非，由此得到占空比為50%的48分頻信號(hào)。具體程序如下：仿真結(jié)果：圖4.4 48分頻仿真圖 4.1.2 1000分頻子模塊圖4.5 1000分頻模塊封裝圖設(shè)置n為計(jì)數(shù)參數(shù)，對(duì)輸入CLK計(jì)數(shù)，當(dāng)n由0計(jì)數(shù)到

27、499，將輸出信號(hào)取非，由此得到占空比為50%的1000分頻信號(hào)。具體程序如下：仿真結(jié)果：圖4.6 1000分頻仿真圖4.1.3 0.5分頻子模塊圖4.7 0.5分頻模塊封裝圖具體程序如下：仿真結(jié)果：圖4.8 0.5分頻仿真圖4.2 頻率預(yù)置與調(diào)節(jié)模塊由于 ROM 中設(shè)定的相位取樣地址為 12 位,考慮到本實(shí)驗(yàn)對(duì)于相位的控制精度要求不高，且較小的相位差也不便于觀察，故本設(shè)計(jì)采用 4 位頻率控制字和 4位相位控制字進(jìn)行步長(zhǎng)與相位的控制。其本質(zhì)為模16計(jì)數(shù)器。Reset_freq為清零引腳，en_freq為使能引腳。圖4.9 模16計(jì)數(shù)模塊封裝圖具體程序如下：仿真效果圖如下：圖4.10 模16計(jì)數(shù)

28、模塊仿真圖4.3 頻率累加寄存模塊頻率累加寄存模塊是由12位累加器與12位寄存器構(gòu)成。對(duì)于12位相位累加器，每來(lái)一個(gè)時(shí)鐘信號(hào)（1MHZ），加法器就將頻率控制字 k 與累加寄存器輸出的累加相位數(shù)據(jù)相加，相加的結(jié)果又反饋送至累加寄存器的數(shù)據(jù)輸入端。ROM 就按照這個(gè)地址尋址輸出正弦波（包括其他波形）的幅度從而實(shí)現(xiàn)相位到幅度的轉(zhuǎn)換。圖4.11 頻率累加寄存模塊封裝總圖4.3.1 12位累加器子模塊圖4.12 12位累加器封裝圖輸入為模16計(jì)數(shù)器產(chǎn)生的4位頻率控制字，輸出為累加后得到的12位數(shù)據(jù)。具體程序如下：4.3.2 12位寄存器子模塊圖4.13 12位寄存器封裝圖寄存器本質(zhì)上是D觸發(fā)器，所以在程

29、序使用D觸發(fā)器的設(shè)計(jì)原理，對(duì)輸入信號(hào)，延遲一個(gè)時(shí)鐘周期后輸出。具體程序如下：4.4 相位預(yù)置與調(diào)節(jié)模塊圖4.14 相位預(yù)置與調(diào)節(jié)電路封裝圖4.5 相位累加與寄存模塊圖4.15 相位累加寄存模塊封裝總圖4.5.1 12位累加器子模塊圖4.16 12位累加器模塊封裝圖相位累加器與頻率累加器的不同在于，相位累加器將輸入的4位控制字與輸出信號(hào)的高四位進(jìn)行累加，以期在示波器上獲得較好的相位移動(dòng)效果。在程序設(shè)計(jì)中，運(yùn)用“&”運(yùn)算符，連接4位相位控制字與8個(gè)“0”，獲得12位的累加輸入數(shù)據(jù)。具體程序如下：4.5.2 12位寄存器子模塊同3.4.2 。4.6 sin波形存儲(chǔ)模塊sin波形存儲(chǔ)模塊由一個(gè)

30、sin的ROM與10位寄存器兩個(gè)子模塊構(gòu)成。正弦查找表 ROM 是 DDS 最關(guān)鍵的部分，設(shè)計(jì)時(shí)首先需對(duì)正弦函數(shù)進(jìn)行離散采樣，接著將采樣的結(jié)果放到 ROM 模塊的對(duì)應(yīng)存儲(chǔ)單元中，每一位地址對(duì)應(yīng)一個(gè)數(shù)值，輸出為 10 位。ROM 中必須包含完整的正弦采樣值，此設(shè)計(jì)采樣4096個(gè)點(diǎn)。圖4.17 sin波形存儲(chǔ)模塊封裝總圖4.6.1 sin_rom子模塊首先，我們運(yùn)用Matlab對(duì)sin函數(shù)進(jìn)行離散取樣，取樣點(diǎn)為4096個(gè)點(diǎn)取樣結(jié)果存在Excel中，粘貼入.mif文件中，如下圖所示：圖4.18 sin.mif文件圖4.19 sin_rom封裝圖4.6.2 10位寄存器子模塊圖4.20 10位寄存器封

31、裝圖使用D觸發(fā)器編程思想，對(duì)輸入延遲一個(gè)時(shí)鐘周期再輸出。具體程序如下：4.7 余弦波、方波、三角波、鋸齒波波形選擇模塊圖4.21 余弦波、方波、三角波、鋸齒波波形選擇模塊封裝總圖4.7.1 cos_rom、rect_rom、square_rom、sawtooth_rom波形存儲(chǔ)子模塊余弦，鋸齒，三角，方波的 ROM 制作同上4.6.1，只需改動(dòng) EXCEL 中的公式產(chǎn)生需要的幅值大小。生成.mif文件如下：圖4.22 鋸齒波.mif文件4.7.2 波形4選1輸出子模塊圖4.23 波形4選1輸出子模塊封裝圖余弦波、三角波、鋸齒波、方波四種波形，通過(guò)示波器端口二輸人，因此需要編一個(gè)四選一數(shù)據(jù)選擇器

32、。通過(guò)select_0與select_1的組合，選擇輸出波形。00時(shí)，輸出余弦波；01時(shí)，輸出三角波；10時(shí)，輸出方波；11時(shí)，輸出鋸齒波。具體程序如下：4.7.3 10位寄存器子模塊見(jiàn)3.7.2。4.8 測(cè)頻與譯碼顯示模塊由于譯碼顯示電路在數(shù)字鐘試驗(yàn)中已做過(guò)，本實(shí)驗(yàn)直接用上次的模塊，故測(cè)頻與譯碼顯示模塊采用連線畫(huà)圖實(shí)現(xiàn)。Freq_03.0、Freq_13.0為頻率控制字輸入，phase_03.0與phase_13.0為相位控制字輸入，分別接入譯碼顯示電路。使最終8個(gè)7段數(shù)碼管，高2位顯示相位控制字，其后兩位顯示頻率控制字，低四位顯示當(dāng)前波形的頻率。圖4.24 測(cè)頻與譯碼顯示模塊封裝總圖4.8

33、.1 10進(jìn)制計(jì)數(shù)器子模塊圖4.25 10進(jìn)制計(jì)數(shù)器子模塊封裝圖內(nèi)部電路連接圖如下：圖4.26 10進(jìn)制計(jì)數(shù)器子模塊內(nèi)部連接圖4.8.2 測(cè)頻子模塊測(cè)頻就是計(jì)算1秒鐘內(nèi)脈沖的個(gè)數(shù)。我們利用計(jì)數(shù)器和鎖存器實(shí)現(xiàn)這一功能。由于累加器以頻率控制字K為間隔，從0到4096計(jì)數(shù)，當(dāng)累加滿量時(shí)就會(huì)產(chǎn)生一次溢出，完成一次周期性的動(dòng)作，這個(gè)周期也就是DDS信號(hào)的一個(gè)頻率周期，故將的累加器的最高位add11作為測(cè)頻電路計(jì)數(shù)器的脈沖。將1HZ的時(shí)鐘信號(hào)二分頻，得到0.5Hz。將0.5Hz脈沖送入鎖存器的時(shí)鐘端，0.5Hz反相延時(shí)后的脈沖送入計(jì)數(shù)器的清零端。這樣就使計(jì)數(shù)器在2s的脈沖周期內(nèi)，1s內(nèi)清零，1s內(nèi)計(jì)數(shù)。由

34、于鎖存器的脈沖和計(jì)數(shù)器的脈沖是反相的，且有一定的延時(shí)，所以當(dāng)鎖存器有效脈沖來(lái)到時(shí)，計(jì)數(shù)器是清零狀態(tài)，鎖存器就鎖存前1s內(nèi)計(jì)數(shù)器的計(jì)數(shù)信號(hào)。這樣就完成了1s內(nèi)的脈沖計(jì)數(shù)，再將鎖存器的輸出送入譯碼顯示電路，就可以在數(shù)碼管上顯示波形頻率了。圖4.27 10測(cè)頻子模塊封裝圖圖4.28 10測(cè)頻子模塊內(nèi)部電路圖4.8.3 譯碼顯示子模塊圖4.29 10譯碼顯示子模塊封裝圖圖4.30 10譯碼顯示子模塊內(nèi)部連接圖仿真結(jié)果：圖4.31 10譯碼顯示子模塊仿真圖4.9 AM調(diào)制模塊AM 即標(biāo)準(zhǔn)調(diào)制信號(hào)，除了來(lái)自消息的基帶信號(hào)外，還包含了直流信號(hào)，它是調(diào)制后輸出信號(hào)既含載波分量又含有邊帶分量的標(biāo)準(zhǔn)調(diào)幅信號(hào)。在標(biāo)

35、準(zhǔn)幅度調(diào)制器(AM)中，設(shè)載波信號(hào)為：，調(diào)制信號(hào)為：，則標(biāo)準(zhǔn)調(diào)幅波信號(hào)為：。本文在具體實(shí)現(xiàn)中，將其分為載波產(chǎn)生子模塊、調(diào)制波相關(guān)加法乘法模塊、載波乘法模塊、已調(diào)波與調(diào)制波二選一選擇輸出模塊共4個(gè)子模塊實(shí)現(xiàn)，其總的連接圖如下：圖4.32 AM調(diào)制封裝總圖4.9.1 載波產(chǎn)生子模塊載波產(chǎn)生模塊套用了之前的sin函數(shù)產(chǎn)生模塊，僅僅將變化的頻率控制字固定了，使產(chǎn)生頻率穩(wěn)定的高頻載波。此處為使載波達(dá)到最大頻率，在編程中將頻率控制字置為“1111”。圖4.33 載波產(chǎn)生封裝總圖圖4.34 載波產(chǎn)生內(nèi)部連接圖圖4.35 載波頻率控制模塊封裝圖具體程序如下：4.9.2 調(diào)制波乘法與加法子模塊圖4.36 調(diào)制波

36、乘法與加法子模塊封裝圖此處在編程中采用有符號(hào)數(shù)的運(yùn)算，USE ieee.std_logic_signed.ALL。事實(shí)上，編程中完成了乘法與加法兩個(gè)運(yùn)算。N3.0為由模16計(jì)數(shù)器輸入的15倍調(diào)幅度，即*15，x_modulation為10位調(diào)制波輸入端。程序中先對(duì)調(diào)制波-511，使其均勻分布在正負(fù)兩端，然后由輸入調(diào)制波乘以調(diào)幅度，再除以15進(jìn)行歸一化處理。具體程序如下：4.9.3 載波乘法子模塊圖4.37調(diào)制波乘法與加法子模塊封裝圖此處，直接將10位載波與處理過(guò)后的調(diào)制波相乘，需要注意的是，處理過(guò)的調(diào)制波有14位，相乘最大可得到24位。我們?nèi)ポ敵鰎es23.0的高10位輸出，這樣能大致反應(yīng)已調(diào)

37、波的波形。具體程序如下：4.9.4 已調(diào)波與調(diào)制波二選一顯示子模塊取已調(diào)波的高十位與調(diào)制波作為輸入信號(hào)，在AM調(diào)制關(guān)的時(shí)候輸出調(diào)制信號(hào)，在AM調(diào)制開(kāi)的時(shí)候，輸出已調(diào)波。圖4.38 已調(diào)波與調(diào)制波二選一顯示子模塊封裝圖具體程序如下：5 DDS調(diào)試仿真與下載5.1 DDS仿真在下載運(yùn)行前，我們對(duì)DDS全程序進(jìn)行計(jì)算機(jī)仿真。由于我們無(wú)法在計(jì)算機(jī)實(shí)現(xiàn)48M分頻，所以我們手動(dòng)為1HZ、0.5HZ等分頻得到的信號(hào)置相應(yīng)的頻率值。進(jìn)行計(jì)算機(jī)仿真，我們得到輸出的OUT1與OUT2兩路結(jié)果。圖5.1格式化輸出波形操作圖5.2格式化輸出波形操作圖5.3 DDS總電路仿真圖對(duì)OUT的輸出結(jié)果進(jìn)行如下操作：可得到輸出

38、的波形如下：圖5.4格式化仿真輸出所得正弦波5.2 AM調(diào)制仿真同上，對(duì)AM調(diào)制進(jìn)行計(jì)算機(jī)仿真，得到如下圖：圖5.5 AM調(diào)制仿真圖5.3 DDS管腳設(shè)定與下載運(yùn)行（1） 在主菜單 Assignments 中選擇 Device 項(xiàng)，在彈出的對(duì)話框中選擇相應(yīng)的器件 EP1C12Q240C8。（2） 在主菜單 Assignments 選“Pins”，打開(kāi)平面布置圖編輯器窗口，將設(shè)計(jì)的電路圖中的各輸入輸出鎖定在相應(yīng)的管腳上。具體管腳號(hào)參見(jiàn)課程設(shè)計(jì)參考資料附錄1。圖5.6 管腳設(shè)定圖（3） 在主菜單選 FileSave 保存文件，再次編譯項(xiàng)目，生成.sof 文件，以用于下載。（4） 在主菜單 Tools 選 Programmer，在彈出的對(duì)話框中單擊 start，即可完成下載。（5） 要注意在實(shí)驗(yàn)的不同階段，系統(tǒng)板上各短路帽、跳線帽的插拔與否。6 DDS示波器結(jié)果顯示圖6.1正弦波示波器輸出圖圖6.2 余弦波示波器輸出圖圖6.3 三角波示波器輸出圖圖6.4 方波示波器輸