集成電路測(cè)試原理及方法

1、Harbin Institute of Technology集成電路測(cè)試原理及方法簡(jiǎn)介院 系： 電氣工程及自動(dòng)化學(xué)院 姓 名： XXXXXX 學(xué) 號(hào)： XXXXXXXXX 指導(dǎo)教師： XXXXXX 設(shè)計(jì)時(shí)間： XXXXXXXXXX 摘 要 隨著經(jīng)濟(jì)發(fā)展和技術(shù)的進(jìn)步，集成電路產(chǎn)業(yè)取得了突飛猛進(jìn)的發(fā)展。集成電路測(cè)試是集成電路產(chǎn)業(yè)鏈中的一個(gè)重要環(huán)節(jié)，是保證集成電路性能、質(zhì)量的關(guān)鍵環(huán)節(jié)之一。集成電路基礎(chǔ)設(shè)計(jì)是集成電路產(chǎn)業(yè)的一門支撐技術(shù)，而集成電路是實(shí)現(xiàn)集成電路測(cè)試必不可少的工具。本文首先介紹了集成電路自動(dòng)測(cè)試系統(tǒng)的國內(nèi)外研究現(xiàn)狀，接著介紹了數(shù)字集成電路的測(cè)試技術(shù)，包括邏輯功能測(cè)試技術(shù)和直流參數(shù)測(cè)試技術(shù)

2、。邏輯功能測(cè)試技術(shù)介紹了測(cè)試向量的格式化作為輸入激勵(lì)和對(duì)輸出結(jié)果的采樣，最后討論了集成電路測(cè)試面臨的技術(shù)難題。 關(guān)鍵詞：集成電路；研究現(xiàn)狀；測(cè)試原理；測(cè)試方法 目 錄一、引言4二、集成電路測(cè)試重要性4三、集成電路測(cè)試分類5四、集成電路測(cè)試原理和方法64.1.數(shù)字器件的邏輯功能測(cè)試6測(cè)試周期及輸入數(shù)據(jù)8輸出數(shù)據(jù)104.2 集成電路生產(chǎn)測(cè)試的流程12五、集成電路自動(dòng)測(cè)試面臨的挑戰(zhàn)13參考文獻(xiàn)14一、引言隨著經(jīng)濟(jì)的發(fā)展，人們生活質(zhì)量的提高，生活中遍布著各類電子消費(fèi)產(chǎn)品。電腦手機(jī)和mp3播放器等電子產(chǎn)品和人們的生活息息相關(guān)，這些都為集成電路產(chǎn)業(yè)的發(fā)展帶來了巨大的市場(chǎng)空間。2007年世界半導(dǎo)體營業(yè)額高達(dá)

3、2.740億美元，2008世界半導(dǎo)體產(chǎn)業(yè)營業(yè)額增至2.850億美元，專家預(yù)測(cè)今后的幾年隨著消費(fèi)的增長(zhǎng)，對(duì)集成電路的需求必然強(qiáng)勁。因此，世界集成電路產(chǎn)業(yè)正在處于高速發(fā)展的階段。集成電路產(chǎn)業(yè)是衡量一個(gè)國家綜合實(shí)力的重要重要指標(biāo)。而這個(gè)龐大的產(chǎn)業(yè)主要由集成電路的設(shè)計(jì)、芯片、封裝和測(cè)試構(gòu)成。在這個(gè)集成電路生產(chǎn)的整個(gè)過程中，集成電路測(cè)試是惟一一個(gè)貫穿集成電路生產(chǎn)和應(yīng)用全過程的產(chǎn)業(yè)。如：集成電路設(shè)計(jì)原型的驗(yàn)證測(cè)試、晶圓片測(cè)試、封裝成品測(cè)試，只有通過了全部測(cè)試合格的集成電路才可能作為合格產(chǎn)品出廠，測(cè)試是保證產(chǎn)品質(zhì)量的重要環(huán)節(jié)。集成電路測(cè)試是伴隨著集成電路的發(fā)展而發(fā)展的，它為集成電路的進(jìn)步做出了巨大貢獻(xiàn)。我國

4、的集成電路自動(dòng)測(cè)試系統(tǒng)起步較晚，雖有一定的發(fā)展，但與國外的同類產(chǎn)品相比技術(shù)水平上還有很大的差距，特別是在一些關(guān)鍵技術(shù)上難以實(shí)現(xiàn)突破。國內(nèi)使用的高端大型自動(dòng)測(cè)試系統(tǒng)，幾乎是被國外產(chǎn)品壟斷。市場(chǎng)上各種型號(hào)國產(chǎn)集成電路測(cè)試，中小規(guī)模占到80%。大規(guī)模集成電路測(cè)試系統(tǒng)由于穩(wěn)定性、實(shí)用性、價(jià)格等因素導(dǎo)致沒有實(shí)用化。大規(guī)模/超大規(guī)模集成電路測(cè)試系統(tǒng)主要依靠進(jìn)口滿足國內(nèi)的科研、生產(chǎn)與應(yīng)用測(cè)試，我國急需自主創(chuàng)新的大規(guī)模集成電路測(cè)試技術(shù)，因此，本文對(duì)集成電路測(cè)試技術(shù)進(jìn)行了總結(jié)和分析。二、集成電路測(cè)試重要性隨著集成電路應(yīng)用領(lǐng)域擴(kuò)大，大量用于各種整機(jī)系統(tǒng)中。在系統(tǒng)中集成電路往往作為關(guān)鍵器件使用，其質(zhì)量和性能的好壞直

5、接影響到了系統(tǒng)穩(wěn)定性和可靠性。如何檢測(cè)故障剔除次品是芯片生產(chǎn)廠商不得不面對(duì)的一個(gè)問題，良好的測(cè)試流程，可以使不良品在投放市場(chǎng)之前就已經(jīng)被淘汰，這對(duì)于提高產(chǎn)品質(zhì)量，建立生產(chǎn)銷售的良性循環(huán)，樹立企業(yè)的良好形象都是至關(guān)重要的。次品的損失成本可以在合格產(chǎn)品的售價(jià)里得到相應(yīng)的補(bǔ)償，所以應(yīng)尋求的是質(zhì)量和經(jīng)濟(jì)的相互制衡，以最小的成本滿足用戶的需要。作為一種電子產(chǎn)品，所有的芯片不可避免的出現(xiàn)各類故障，可能包括：1.固定型故障；2.跳變故障；3.時(shí)延故障；4.開路短路故障；5橋接故障，等等。測(cè)試的作用是檢驗(yàn)芯片是否存在問題，測(cè)試工程師進(jìn)行失效分析，提出修改建議，從工程角度來講，測(cè)試包括了驗(yàn)證測(cè)試和生產(chǎn)測(cè)試兩個(gè)主

6、要的階段。一款新的集成電路芯片被設(shè)計(jì)并生產(chǎn)出來，首先必須接受驗(yàn)證測(cè)試。在這一階段，將會(huì)進(jìn)行功能測(cè)試、以及全面的交流（AC）參數(shù)和直流(DC)參數(shù)的測(cè)試等，也可能會(huì)探測(cè)芯片的內(nèi)部結(jié)構(gòu)。通常會(huì)得出一個(gè)完整的驗(yàn)證測(cè)試信息，如芯片的工藝特征描述、電氣特征（DC參數(shù)、AC參數(shù)、電容、漏電、溫度等測(cè)試條件）、時(shí)序關(guān)系圖等等。通過驗(yàn)證測(cè)試中的參數(shù)測(cè)試、功能性測(cè)試、結(jié)構(gòu)性測(cè)試，可以診斷和修改系統(tǒng)設(shè)計(jì)、邏輯設(shè)計(jì)和物理設(shè)計(jì)中的設(shè)計(jì)錯(cuò)誤，為最終規(guī)范(產(chǎn)品手冊(cè))測(cè)量出芯片的各種電氣參數(shù)，并開發(fā)出測(cè)試流程。當(dāng)芯片的設(shè)計(jì)方案通過了驗(yàn)證測(cè)試，進(jìn)入生產(chǎn)階段之后，將利用前一階段設(shè)計(jì)好的測(cè)試流程進(jìn)行生產(chǎn)測(cè)試。在這一階段里，測(cè)試的

7、目的就是對(duì)被測(cè)芯片進(jìn)行“Pass”或“Fail”判斷。由于要每一片芯片進(jìn)行生產(chǎn)測(cè)試，所以測(cè)試成本是這一階段的首要問題。出于此種目的，測(cè)試的效率很關(guān)鍵，生產(chǎn)測(cè)試生產(chǎn)沒有驗(yàn)證測(cè)試那么全面，測(cè)試通常所采用的測(cè)試向量集不會(huì)包含過多的測(cè)試向量，但是必須有足夠高的模型化故障的覆蓋率以滿足質(zhì)量上的要求。三、集成電路測(cè)試分類依照器件開發(fā)和制造階段、采用的工藝技術(shù)、測(cè)試項(xiàng)目種類以及待測(cè)器件等的不同，測(cè)試技術(shù)可以分為很多種類。器件開發(fā)階段的測(cè)試包括：1.晶圓測(cè)試（Wafer Test）：對(duì)裸露的、尚未切割的每顆晶圓進(jìn)行探針測(cè)試。測(cè)試過程中，要讓測(cè)試儀的探針與晶粒上的節(jié)電接觸，測(cè)試晶粒的電氣特性不合格的晶粒會(huì)被標(biāo)上

8、記號(hào)。探針卡的阻抗匹配和延時(shí)問題必須加以考慮，以便于時(shí)序調(diào)整和矯正。2.生產(chǎn)測(cè)試：晶圓上的芯片經(jīng)過封裝后，對(duì)成品進(jìn)行全面的電性能測(cè)試。3.老化測(cè)試：通過生產(chǎn)性測(cè)試的產(chǎn)品并不是完全一致的，在實(shí)際應(yīng)用當(dāng)中，有些會(huì)很快失效，而有些會(huì)能長(zhǎng)時(shí)間正常工作。老化測(cè)試是通過一個(gè)長(zhǎng)時(shí)間的連續(xù)或周期性的測(cè)試使不耐用的器件失效，從而確保老化測(cè)試后器件的可靠性。老化測(cè)試分為靜態(tài)老化測(cè)試和動(dòng)態(tài)老化測(cè)試。靜態(tài)老化測(cè)試是在給器件提供供電電壓下，提高器件的工作溫度，對(duì)其壽命進(jìn)行測(cè)試。動(dòng)態(tài)老化測(cè)試是在靜態(tài)老化測(cè)試的基礎(chǔ)上施加激勵(lì)。4.質(zhì)量控制測(cè)試：為確保生產(chǎn)產(chǎn)品的質(zhì)量，對(duì)準(zhǔn)備出廠的合格器件進(jìn)行抽樣測(cè)試，確保良品的合格率。目前，

9、集成電路針對(duì)不同的應(yīng)用場(chǎng)合分為民用標(biāo)準(zhǔn)級(jí)、工業(yè)標(biāo)準(zhǔn)級(jí)和軍用標(biāo)準(zhǔn)級(jí)別，不同的級(jí)別參數(shù)測(cè)試的標(biāo)準(zhǔn)高低不同。圖1為集成電路一般的測(cè)試流程：圖1 測(cè)試流程四、集成電路測(cè)試原理和方法通常的按測(cè)試項(xiàng)目種類分主要包括：1邏輯功能測(cè)試：根據(jù)被測(cè)器件的真值表，設(shè)計(jì)向量，對(duì)器件邏輯功能進(jìn)行測(cè)試。2直流參數(shù)測(cè)試：在DUT的引腳上施加電流或電壓，測(cè)出具體的參數(shù)數(shù)值。測(cè)試項(xiàng)目包括：開路/短路測(cè)試，輸出驅(qū)動(dòng)電流測(cè)試，漏電電流測(cè)試，電源電流測(cè)試，轉(zhuǎn)換電平測(cè)試等。4.1.數(shù)字器件的邏輯功能測(cè)試結(jié)合體圖2，邏輯功能測(cè)試是旨在于檢查被測(cè)器件在類似實(shí)際使用的環(huán)境下是否能實(shí)現(xiàn)其預(yù)期邏輯功能的一類測(cè)試，也就是我們常說的功能測(cè)試。功能測(cè)

10、試根據(jù)被測(cè)器件的真值表、狀態(tài)方程、測(cè)試圖形來測(cè)試器件的邏輯功能。功能測(cè)試是全集的，測(cè)試向量集不會(huì)包含多余的測(cè)試向量，但必須有足夠高的故障覆蓋率。在電路中傳輸?shù)倪壿嫛?/0”是由帶定時(shí)特性和電平特性的波形，與波形形狀、脈沖寬度、脈沖邊緣或斜率以及上升沿和下降沿的位置都有關(guān)系。功能測(cè)試關(guān)注的重點(diǎn)是測(cè)試圖形產(chǎn)生的速度、邊沿定時(shí)控制的特性、輸入/輸出控制和屏蔽選擇。參照被測(cè)器件（DUT）的器件手冊(cè)，考慮各個(gè)方面的性能，必須仔細(xì)檢查下列項(xiàng)的準(zhǔn)確值： 被測(cè)器件電源電壓最小值/最大值； VOL/VOH(輸出電壓)； VIL/VIH(輸入電壓)； IOL/I OH (輸出負(fù)載電流)； 動(dòng)態(tài)電流負(fù)載參考電平VR

11、EF； 測(cè)試頻率/周期； 輸入信號(hào)時(shí)序(時(shí)鐘/建立時(shí)間/保持時(shí)間/控制信號(hào))； 輸入信號(hào)波形編碼方式； 輸出時(shí)序(在周期內(nèi)何時(shí)對(duì)輸出進(jìn)行采樣)； 向量序列(向量文件內(nèi)的開始/停止位置)。從以上可以看出，邏輯功能測(cè)試中需要配置大量的資源信息，主要由兩大塊組成，一是測(cè)試向量文件，另外一塊是包含測(cè)試指令的主測(cè)試程序。測(cè)試向量代表了測(cè)試待測(cè)器件所需的激勵(lì)輸入和期望輸出的邏輯狀態(tài)。主測(cè)試程序設(shè)定測(cè)試速率、引腳部件電平值、輸入通道的編碼格式、波形和時(shí)序等所必需的信息。從向量存儲(chǔ)器里輸出的數(shù)據(jù)與時(shí)序，編碼格式以及電平數(shù)據(jù)結(jié)合在一起，通過引腳電路施加給被測(cè)器件。輸入的測(cè)試數(shù)據(jù)就包含測(cè)試向量、輸入信號(hào)時(shí)序、輸入

12、信號(hào)格式化編碼、輸入電平組等。執(zhí)行功能測(cè)試時(shí)，設(shè)定必要的初始程序、合理的電平和電流值和定時(shí)條件后，測(cè)試系統(tǒng)逐個(gè)周期的給DUT提供激勵(lì)，同時(shí)在一個(gè)周期內(nèi)對(duì)DUT的輸出進(jìn)行監(jiān)測(cè)，輸出信號(hào)與測(cè)試向量表示的期望值相互比較，如果輸出引腳輸出的邏輯狀態(tài)與期望不相符合，則功能測(cè)試失效。對(duì)輸出響應(yīng)的檢測(cè)有兩種方法。(1)比較法：輸入激勵(lì)同時(shí)應(yīng)用于被測(cè)電路和一個(gè)稱為金器件(設(shè)為無故障)的相同器件，比較兩者輸出響應(yīng)即可判斷被測(cè)電路正確性。這種比較法一般適用于比較簡(jiǎn)單的標(biāo)準(zhǔn)中小規(guī)模(SSI、MSI)電路的測(cè)試。(2)存儲(chǔ)響應(yīng)法：結(jié)合圖2，在計(jì)算機(jī)的控制下，被測(cè)器件的測(cè)試集存放在測(cè)試系統(tǒng)高速緩沖存儲(chǔ)器中。測(cè)試時(shí)，測(cè)試

13、圖形根據(jù)測(cè)試主頻逐排讀出，輸入激勵(lì)順次施加于被測(cè)器件，逐拍與期望響應(yīng)作為比較。如果比較結(jié)果全部一致，則證明器件功能合格；否則稱器件功能失效。這種方法涉及大量測(cè)試數(shù)據(jù)的存儲(chǔ)和讀出操作，但它具有相當(dāng)?shù)撵`活性，也適用于時(shí)序電路的測(cè)試。該方法的優(yōu)點(diǎn)是可以根據(jù)測(cè)試要求，在確保一定的測(cè)試可接受的前提下，將一個(gè)很長(zhǎng)的測(cè)試集進(jìn)行壓縮，這樣不僅節(jié)省了存儲(chǔ)空間，而且加快了測(cè)試速度，因此存儲(chǔ)響應(yīng)原理為眾多測(cè)試系統(tǒng)所采用。測(cè)試的順序?yàn)闇y(cè)試矢量被測(cè)電路與標(biāo)準(zhǔn)響應(yīng)比較結(jié)果分析。圖2 存儲(chǔ)響應(yīng)法測(cè)試周期及輸入數(shù)據(jù)(1)測(cè)試周期測(cè)試周期是測(cè)試器件過程中的工作頻率，為每一條測(cè)試向量所持續(xù)的時(shí)間。功能測(cè)試建立時(shí)序的第一步是定義測(cè)

14、試周期的時(shí)序關(guān)系。(2)輸入數(shù)據(jù)激勵(lì)給DUT的數(shù)據(jù)是含有時(shí)序和電平信息的，一般由以下因數(shù)構(gòu)成： 測(cè)試向量； 輸入信號(hào)格式化編碼組； 輸入信號(hào)電平組； 輸入信號(hào)時(shí)序組。激勵(lì)給DUT的輸入信號(hào)是以測(cè)試向量數(shù)據(jù)形式存儲(chǔ)的邏輯“1/0”，而代表邏輯“1/0”的電平則由電子引腳中的VIH/VIL參考電平規(guī)定的。輸入信號(hào)要求設(shè)置為包含唯一格式化編碼方式和設(shè)定時(shí)序更為復(fù)雜的數(shù)據(jù)形式，主程序中會(huì)包含這些信息并通過相應(yīng)的代碼實(shí)現(xiàn)設(shè)置。(3)輸入信號(hào)格式根據(jù)DUT輸入引腳的特性，設(shè)定其輸入信號(hào)的編碼格式以完成功能測(cè)試，使用得當(dāng)還可以保證規(guī)格書定義的所有交流參數(shù)被測(cè)試。信號(hào)格式與測(cè)試向量、時(shí)沿設(shè)定及輸入電平組合起來

15、作為DUT的輸入信號(hào)波形。圖3給出了一些信號(hào)格式的簡(jiǎn)單描述。圖3 信號(hào)格式化編碼 NRZ(Non Return to Zero，不返回)：代表存儲(chǔ)于向量存儲(chǔ)器的實(shí)際數(shù)據(jù)，它不含有時(shí)沿信息，只在每個(gè)周期的起始點(diǎn)（T0）發(fā)生變化。 DNRZ（Delayed Non Return to Zero，延遲不返回）：顧名思義，它和NRZ一樣代表存儲(chǔ)于向量存儲(chǔ)器的數(shù)據(jù)，只是周期中數(shù)據(jù)的轉(zhuǎn)變點(diǎn)不在T0。如果當(dāng)前周期和前一周期的數(shù)據(jù)不同，DNRZ會(huì)在預(yù)先定義的前延處發(fā)生跳變。 RZ（Return to Zero，歸零碼）：當(dāng)數(shù)據(jù)為邏輯“1”時(shí)提供一個(gè)正向脈沖，數(shù)據(jù)為邏輯“0”時(shí)則保持為低狀態(tài)。RZ信號(hào)含有前（上

16、升）沿和后（下降）沿這兩個(gè)時(shí)間沿。當(dāng)相應(yīng)引腳的所有向量都為邏輯“1”時(shí)，用RZ格式則等于提供正向脈沖的時(shí)鐘，脈寬是可以調(diào)節(jié)的。一些上升沿有效的信號(hào)，如芯片的片選（CS）信號(hào)，會(huì)要求使用RZ編碼格式。 RO（Return to One，歸一碼）：當(dāng)數(shù)據(jù)為邏輯“0”時(shí)提供一個(gè)負(fù)向脈沖，數(shù)據(jù)為邏輯“1”時(shí)則保持高狀態(tài)。當(dāng)相應(yīng)引腳的所有向量都為邏輯“0”時(shí)，RO格式提供了負(fù)向脈沖的時(shí)鐘。一些下降沿有效的信號(hào)，如芯片的使能（/OE）信號(hào)，會(huì)要求使用RO編碼格式。 SBC（Surround By Complement，補(bǔ)碼環(huán)繞）：當(dāng)前后周期的數(shù)據(jù)不同時(shí)，信號(hào)在一個(gè)周期內(nèi)將跳變3次，信號(hào)更為復(fù)雜。首先在T0

17、點(diǎn)處翻轉(zhuǎn)電平，等待預(yù)定的延遲時(shí)間后，在定義的脈沖寬度內(nèi)表現(xiàn)真實(shí)的向量數(shù)據(jù)，最后再次翻轉(zhuǎn)電平并在周期內(nèi)剩下的時(shí)間保持。SBC是運(yùn)行測(cè)試向量15時(shí)唯一能同時(shí)保證信號(hào)建立（setup）和保持（hold）時(shí)間的信號(hào)格式，也被稱為XOR格式。(4)輸入信號(hào)時(shí)序測(cè)試周期確定了，周期內(nèi)各輸入信號(hào)的編碼格式及時(shí)沿點(diǎn)也就可以確定了。通常來說，輸入信號(hào)有兩類：數(shù)據(jù)信號(hào)和控制信號(hào)。數(shù)據(jù)信號(hào)在控制信號(hào)設(shè)定的時(shí)間點(diǎn)處鎖存數(shù)據(jù)到器件內(nèi)部。第一個(gè)要確定的是數(shù)據(jù)信號(hào)的建立/保持時(shí)間和控制信號(hào)的有效時(shí)沿，這些信息將決定各輸入信號(hào)時(shí)間沿在周期內(nèi)的位置。接下來確定各輸入信號(hào)的編碼格式。時(shí)鐘信號(hào)通常使用RZ（正脈沖）或RO（負(fù)脈沖）

18、編碼格式；上升沿有效的信號(hào)如片選（CS）常使用RZ編碼格式；下降沿有效的信號(hào)如輸出始能（/OE）常使用RO編碼格式；擁有建立和保持時(shí)間要求的數(shù)據(jù)信號(hào)常使用SBC編碼格式；其他的輸入信號(hào)則可以使用NRZ或DNRZ編碼格式。輸入信號(hào)由測(cè)試系統(tǒng)里的每一個(gè)周期的輸出數(shù)據(jù)組合創(chuàng)建，最后從電子引腳輸出的信號(hào)圖形是測(cè)試向量、時(shí)沿設(shè)置、信號(hào)格式及VIH/VIL設(shè)置共同作用的激勵(lì)輸入，如圖4所示：圖4 輸入信號(hào)的創(chuàng)建輸出數(shù)據(jù)輸出數(shù)據(jù)部分的測(cè)試由以下組合： 測(cè)試向量數(shù)據(jù)（期望的輸出邏輯值）； 采樣時(shí)序（周期內(nèi)采樣設(shè)定）； HCOMP/LCOMP（期望的邏輯高低電平）； IOH/IOL（輸出動(dòng)態(tài)電流負(fù)載）。(1)測(cè)

19、試輸出功能測(cè)試期間，測(cè)試程序設(shè)定每個(gè)輸出引腳在測(cè)試周期內(nèi)的輸出采樣時(shí)間點(diǎn)。測(cè)試周期中，電子引腳中的比較單元會(huì)對(duì)DUT輸出信號(hào)電平和HCOMP/LCOMP參考電平相比較，比較器輸出邏輯數(shù)送入系統(tǒng)中，在這個(gè)時(shí)間點(diǎn)上測(cè)試系統(tǒng)對(duì)邏輯值進(jìn)行采樣，采樣的數(shù)值與期望的邏輯值相比較。每個(gè)輸出引腳對(duì)應(yīng)的測(cè)試向量含有在該周期中期望的邏輯狀態(tài)。如果期望是邏輯“0”，當(dāng)采樣進(jìn)行時(shí)，DUT的輸出電平必須小于等于LCOMP；如果期望時(shí)邏輯“1”，則必須大于等于HCOMP。部分測(cè)試系統(tǒng)還擁有測(cè)試高阻態(tài)的能力，這主要看電子引腳中的比較器支持高阻輸出與否。(2)測(cè)試高阻態(tài)輸出引腳輸出高阻態(tài)也可以進(jìn)行功能性的測(cè)試，在這類測(cè)試中，

20、將比較器邏輯翻轉(zhuǎn)以得到非有效的邏輯。高阻狀態(tài)（電平）定義為小于HCOMP和大于LCOM的電壓。DUT的引腳連接到2V參考電壓的電流負(fù)載，引腳電壓將輸出到非有效電壓（高阻狀態(tài)），通常使用的參考電壓代表中間級(jí)或高阻態(tài)。當(dāng)器件引腳輸出進(jìn)入高阻態(tài)時(shí)，將不能提供和吸收任何電流。高阻態(tài)輸出將會(huì)保持其邏輯狀態(tài)直至器件內(nèi)部因素引起輸出改變，電流負(fù)載將提供或吸收電流。圖5表示測(cè)試高阻抗輸出時(shí)，DUT輸出和HCOMP/LCOMP值之間的Pass/Fail/Pass的關(guān)系。圖5 功能測(cè)試輸出電平(3)輸出電流負(fù)載在功能測(cè)試中，DUT輸出引腳可能會(huì)用到電流負(fù)載。電子引腳上配置有可編程電流負(fù)載（也叫動(dòng)態(tài)電流負(fù)載）電路，

21、可以在測(cè)試程序中進(jìn)行設(shè)定，但有些中小型的測(cè)試系統(tǒng)并不支持這項(xiàng)功能。在執(zhí)行邏輯功能測(cè)試時(shí)，將在器件的輸出端施加設(shè)置的IOL或IOH電流，測(cè)試器件輸出引腳的帶負(fù)載能力。通過施加指定的IOL/IOH測(cè)試VOL/VOH電壓。當(dāng)輸出為VOL，IOL從電流負(fù)載流進(jìn)器件的輸出端倒地，稱IOL為吸電流（sinking current）；當(dāng)輸出為VOH，IOH從器件的輸出端流進(jìn)電流負(fù)載流進(jìn)倒地，稱IOH為拉電流（sourcing current）；輸出電流和電壓的參數(shù)在功能測(cè)試運(yùn)行過程中得到定性驗(yàn)證，這比用PMU實(shí)施相同的測(cè)試快得多。(4)輸出信號(hào)時(shí)序輸出信號(hào)的傳輸是由時(shí)鐘和控制信號(hào)的時(shí)間沿進(jìn)行控制，確定引起輸

22、出信號(hào)發(fā)生變化的時(shí)鐘有效沿和控制信號(hào)，根據(jù)器件手冊(cè)，確定輸出信號(hào)達(dá)到有效邏輯狀態(tài)時(shí)所需要的傳輸延遲，進(jìn)而確定信號(hào)采樣點(diǎn)在周期內(nèi)的位置，采樣點(diǎn)的位置應(yīng)該在周期內(nèi)定時(shí)前沿點(diǎn)和后延點(diǎn)之間。有些測(cè)試系統(tǒng)硬件支持邊沿模式或窗口模式兩種采樣形式。邊沿模式只在周期內(nèi)確定的時(shí)間點(diǎn)采集并比較一次數(shù)據(jù)，而窗口模式則在周期內(nèi)特定的一段時(shí)間都對(duì)輸出進(jìn)行采樣和比較。測(cè)試時(shí)序使輸出的變化和測(cè)試系統(tǒng)的檢測(cè)發(fā)生在相同的周期內(nèi)，這樣就可以在測(cè)試周期內(nèi)準(zhǔn)確地測(cè)量輸出延遲，保證在測(cè)試周期結(jié)束前有足夠的時(shí)間輸出準(zhǔn)確的結(jié)果，并且采樣后的數(shù)據(jù)還要保存在結(jié)果存儲(chǔ)器中。對(duì)于工作頻率低的器件輸出端存在比其他的快速器件需要更長(zhǎng)的時(shí)間達(dá)到它們的最

23、終輸出值，在降低的頻率上測(cè)試能發(fā)現(xiàn)傳輸延遲的問題。一些因素影響采樣信號(hào)的輸出數(shù)值，包括： 向量數(shù)據(jù)決定期望的邏輯輸出值； HCOMP/LCOMP比較器參考電平?jīng)Q定期望輸出電壓； 輸出采樣時(shí)序決定著周期內(nèi)輸出信號(hào)的測(cè)試點(diǎn)； 輸出比較屏蔽（mask）控制決定了輸出結(jié)果是用以判斷Pass/Fail還是忽略。4.2 集成電路生產(chǎn)測(cè)試的流程結(jié)合圖6，測(cè)試時(shí)間的長(zhǎng)短直接影響測(cè)試成本的高低，而減少平均測(cè)試時(shí)間的一個(gè)最好方法就是盡可能早地發(fā)現(xiàn)并剔除壞的芯片。所以在集成電路的生產(chǎn)測(cè)試環(huán)節(jié)，首先應(yīng)該進(jìn)行開短路測(cè)試，這樣能快速檢測(cè)出DUT是否存在電性物理缺陷，如引腳短路、引腳的靜電損壞、以及制造缺陷等等，盡早的剔除

24、壞品。接著就要進(jìn)行功能測(cè)試，檢驗(yàn)DUT功能是否正常，功能測(cè)試的速度很快，只有通過了功能測(cè)試后面的DC參數(shù)測(cè)試才是有意義的。最后進(jìn)行器件的DC參數(shù)測(cè)試，這一階段速度會(huì)比較慢，一旦器件通過了這些測(cè)試，就可基本保證其性能。圖6為集成電路生產(chǎn)測(cè)試的流程：圖6 典型數(shù)字集成電路生產(chǎn)測(cè)試流程五、集成電路自動(dòng)測(cè)試面臨的挑戰(zhàn)集成電路從小規(guī)模到中規(guī)模，再到大規(guī)模，超大規(guī)模集成電路，發(fā)展到現(xiàn)在的芯片系統(tǒng)，起碼集成百萬以上的晶體管，堪稱超級(jí)超大規(guī)模集成電路了。芯片系統(tǒng)往往是模數(shù)混合電路。隨著集成電路功能實(shí)現(xiàn)復(fù)雜性，其規(guī)模也不斷提高，使得集成電路測(cè)試系統(tǒng)向開放式、模塊化和標(biāo)準(zhǔn)化方向發(fā)展，在集成電路測(cè)試技術(shù)面臨更大的挑戰(zhàn)，這就需要我們提出相關(guān)的測(cè)試策略和實(shí)現(xiàn)方法。系統(tǒng)芯片可測(cè)試性設(shè)計(jì)的難題很多。（1）隨著集成電路設(shè)計(jì)規(guī)模迅速提升，測(cè)試向量數(shù)目的急劇增加，迫切需要有效的測(cè)試設(shè)計(jì)，采用什么樣的硬件電路和快速的測(cè)試算法以較小的硬件開銷和分析出所有的故障；（2）半導(dǎo)體芯片中的晶體管的特征尺寸每年大約減小10.5%，隨著電路設(shè)計(jì)和工藝的革新，晶體管密度幾乎成平方級(jí)增長(zhǎng)。先進(jìn)的0.15um設(shè)計(jì)工藝使得設(shè)計(jì)人員能將大量晶體管放置到集成電路上，這使