同步數(shù)字復(fù)接器的設(shè)計(jì)

1、精選優(yōu)質(zhì)文檔-傾情為你奉上湖南文理學(xué)院課程設(shè)計(jì)報(bào)告課程名稱： 通信系統(tǒng)課程設(shè)計(jì) 系 部： 電氣與信息工程學(xué)院 專業(yè)班級(jí)： 通信08102班 學(xué) 號(hào)： 9 學(xué)生姓名： 王恒一 指導(dǎo)教師： 王立 完成時(shí)間： 2011-12-26 報(bào)告成績(jī)： 評(píng)閱意見： 評(píng)閱教師 日期 目 錄專心-專注-專業(yè)摘 要本文主要介紹了基于CPLD/FPGA可編程邏輯器件的同步數(shù)字復(fù)接器設(shè)計(jì)。在現(xiàn)代數(shù)字通信網(wǎng)中，我們經(jīng)常為了提高傳輸效率，需要將若干路低速數(shù)字信號(hào)合并成一路高速數(shù)字信號(hào)，以便通過高速信道進(jìn)行數(shù)據(jù)傳輸。實(shí)現(xiàn)此功能的數(shù)字設(shè)備成為數(shù)字復(fù)接系統(tǒng)。在數(shù)字復(fù)接系統(tǒng)中，發(fā)送端主要由時(shí)鐘產(chǎn)生、碼速調(diào)整、復(fù)接三部分組成，接收端

2、主要由定時(shí)脈沖形成、分接、碼速恢復(fù)三部分組成。本文在深入了解可編程邏輯器件及硬件描述語言的基礎(chǔ)上，完成了同步數(shù)字復(fù)接器的分塊建模，包括分頻器、內(nèi)碼控制器、內(nèi)碼產(chǎn)生器、時(shí)序產(chǎn)生器和輸出電路五大模塊，以及相應(yīng)的VHDL實(shí)現(xiàn)過程，對(duì)在設(shè)計(jì)過程中遇到的毛刺現(xiàn)象等問題進(jìn)行了討論，并在信號(hào)提取方面有了進(jìn)一步的認(rèn)識(shí)?！娟P(guān)鍵詞】CPLD/FPGA VHDL 數(shù)字復(fù)接 數(shù)字分接AbstractIn this paper, based on CPLD/FPGA programmable logic devices and hardware description language VHDL, to achieve

3、 synchronous digital multiplexer design. In modern digital communication networks, we often order to improve the transmission efficiency, the need for a number of low-speed digital signal path all the way into high-speed digital signals, in order to carry out high-speed data channel. Achieve this fu

4、nction digital devices known as digital multiplexer system. Multiplexer in the digital system, the sending end by the clock generation, code speed adjustment multiplexer is composed of three parts, the receiving end from time to time by the pulse shape, tap, code speed the restoration of three parts

5、. The block modeling of Synchronous Digital Multiplexer is based on in-depth understanding of programmable logic devices and hardware description language, including the frequency divider、Code controller、Code generator、time program controller and output circuit, as well as the realization of the cor

6、responding VHDL processes encountered in the design of glitches and other issues were discussed, and signal extraction in a further understanding of aspects. 【Key words】CPLD/FPGA VHDL digital multiplexing digital demulplexing 第一章 設(shè)計(jì)簡(jiǎn)介及方案論述1.1數(shù)字復(fù)接概述在時(shí)分制的PCM通信系統(tǒng)中，為了擴(kuò)大傳輸容量，必須提高傳輸速率。傳輸路數(shù)越多，每路樣值8比特碼占用的時(shí)間

7、就越小，每個(gè)比特的時(shí)寬就越小，對(duì)應(yīng)的頻寬（傳輸速率）就越大。一個(gè)樣值（8比特）占用的時(shí)寬 基 群： 3.9us二次群： 0.997us三次群： 0.23us四次群： 0.057us 高次群的輪流采樣在技術(shù)上不可能實(shí)現(xiàn)，只能采用數(shù)字復(fù)接方式實(shí)現(xiàn)高次群的傳輸。我們把這種兩路或兩路以上的低速數(shù)字信號(hào)合并成一路高速數(shù)字信號(hào)的過程稱為數(shù)字復(fù)接。 在時(shí)分制的PCM通信系統(tǒng)中，為了擴(kuò)大傳輸容量，提高傳輸效率，必須提高傳輸速率。也就是說想 辦法把較低傳輸速率的數(shù)據(jù)碼流變換成高速碼流。數(shù)字復(fù)接終端就是這種把低速率碼流變換成高速率碼流的設(shè)備。數(shù)字復(fù)接系統(tǒng)由數(shù)字復(fù)接器和數(shù)字分接器兩部分構(gòu) 成。把兩個(gè)或兩個(gè)以上的支路

8、數(shù)字信號(hào)按時(shí)分復(fù)用方式合并成單一的合路數(shù)字信號(hào)的過程稱為數(shù)字復(fù)接，把完成數(shù)字復(fù)接功能的設(shè)備稱為數(shù)字復(fù)接器。在接收端把一 路復(fù)合數(shù)字信號(hào)分離成各支路信號(hào)的過程稱為數(shù)字分接，把完成這種數(shù)字分接功能的設(shè)備稱為數(shù)字分接器。數(shù)字復(fù)接器和數(shù)字分接器和傳輸信道共同構(gòu)成了數(shù)字復(fù)接系統(tǒng)1.2設(shè)計(jì)目的和設(shè)計(jì)要求：1.2.1設(shè)計(jì)目的通過對(duì)同步復(fù)接器的建模和設(shè)計(jì)，掌握同步復(fù)接的原理以及應(yīng)用。1.2.2設(shè)計(jì)要求 （1）闡述同步復(fù)接原理； （2）進(jìn)行同步復(fù)接器的建模和設(shè)計(jì)； （3）寫出詳細(xì)的設(shè)計(jì)報(bào)告。第二章 同步數(shù)字復(fù)接器的總體設(shè)計(jì)2.1四路同步復(fù)接器的原理框圖模型簡(jiǎn)單的思路同步復(fù)接器組成框圖如圖6。為了簡(jiǎn)單和容易實(shí)現(xiàn)，

9、堅(jiān)定設(shè)計(jì)任務(wù)要求為：同步時(shí)鐘為256kHz,每個(gè)時(shí)隙為8 位，四路支路信碼可通過撥碼開關(guān)預(yù)置；四路支路信碼以同步復(fù)接方式合成一路幀長為32 位復(fù)用串行碼。其中一個(gè)時(shí)隙（一路支路信號(hào)）作為幀同步碼并去為x(巴克碼)，因此數(shù)據(jù)碼實(shí)際為三路共24 位碼。四路同步復(fù)接器原理框圖模型同步復(fù)接信號(hào)的幀結(jié)構(gòu)框圖說明（1）分頻器1：4.096MHZ的晶體振蕩器方波信號(hào)經(jīng)分頻后，得到256KHZ的時(shí)鐘信號(hào)。（2）八選一數(shù)據(jù)選擇器：在硬件功能上相當(dāng)于74LS151數(shù)據(jù)選擇器，其功能表如表5-2所示。（3）分頻器2、譯碼器：其功能是產(chǎn)生四路時(shí)序信號(hào)，以控制選通開關(guān)，依次按路（每路八位）選通四路支路碼，并合并成一路復(fù)

10、用串行碼。譯碼器的功能表如表5-2所示。（4）計(jì)數(shù)器：由于在每個(gè)數(shù)據(jù)選擇器中有八位數(shù)據(jù)需要選擇，即有八種狀態(tài)，因此需要八種控制信號(hào)，依次選擇每路支路信號(hào)的每一位，并按位以時(shí)鐘節(jié)拍送入支路選通開關(guān)，等待時(shí)序信號(hào)控制。（5）撥碼器：每路的撥碼器為八位開關(guān)，往上撥，則對(duì)應(yīng)的那一位為高電平，往下?lián)軇t為低電平。采用撥碼器的好處，在此相當(dāng)于提供了一個(gè)任意置數(shù)的四路數(shù)字信源，特別適合檢驗(yàn)系統(tǒng)的設(shè)計(jì)結(jié)果。時(shí)序信號(hào)與對(duì)應(yīng)的合路信號(hào)及其幀結(jié)構(gòu)依照原理框圖和上述功能表，用波形表示各類信號(hào)產(chǎn)生過程和同步復(fù)用信號(hào)的產(chǎn)生，如圖7所示。時(shí)序信號(hào)及對(duì)應(yīng)的合路信號(hào)幀結(jié)構(gòu)2.2系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)本設(shè)計(jì)采用VHDL語言作為硬件功能的

11、描述,硬件采用Altera公司的FPGA芯片,以四路同步復(fù)接器為例運(yùn)用模塊化設(shè)計(jì)方法分別設(shè)計(jì)了分頻器、內(nèi)碼控制器、時(shí)序產(chǎn)生器、內(nèi)碼產(chǎn)生器以及輸出電路。.在QUARTUSII軟環(huán)境下進(jìn)行設(shè)計(jì)、編譯和仿真,并結(jié)合FPGA(現(xiàn)場(chǎng)可編程門陣列)的特點(diǎn),實(shí)現(xiàn)了一個(gè)可編程的四路同步復(fù)接器模塊10。2.2.1系統(tǒng)頂層設(shè)計(jì)2.2.1.1四路同步復(fù)接器的VHDL建模時(shí)鐘分頻器內(nèi)碼控制器內(nèi)碼控制器內(nèi)碼控制器內(nèi)碼控制器內(nèi)碼控制器時(shí)序控制器輸出電路合路信號(hào)輸出四路復(fù)接器的VHDL建模模型根據(jù)上述的四路復(fù)接器的原理圖以及盡可能節(jié)省資源，在建模的時(shí)候，本設(shè)計(jì)采用了將整個(gè)系統(tǒng)分為硬件和軟件兩部分來實(shí)現(xiàn)，并且盡可能用軟件來實(shí)

12、現(xiàn)更多的單元電路，其框圖如圖10所示。文件名：FUJIEQILL LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY FUJIEQILL IS PORT(CLK,ENA,A0,A1,A2,A3,A4,A5,A6,A7,B0,B1,B2,B3,B4,B5,B6,B7,C0,C1,C2,C3,C4,C5,C6,C7,D0,D1,D2,D3,D4,D5,D6,D7:IN STD_LOGIC;S0,S1,S2,S3,FUJIOUT:OUT STD_LOGIC); END FUJIEQILL;AR

13、CHITECTURE FF OF FUJIEQILL ISCOMPONENT COUNT16 -調(diào)用計(jì)數(shù)器PORT(CLK:IN STD_LOGIC;D,C,B,A:OUT STD_LOGIC);END COMPONENT; COMPONENT NEIMACS0 -調(diào)用內(nèi)碼產(chǎn)生器 PORT(IN0_8,IN0_7,IN0_6,IN0_5,IN0_4,IN0_3,IN0_2,IN0_1,K3,K2,K1,SX0:IN STD_LOGIC;OUT0:OUT STD_LOGIC); END COMPONENT;COMPONENT SHIXUSUCCESSFUL -調(diào)用時(shí)序發(fā)生器 PORT(B:IN

14、STD_LOGIC;S3,S2,S1,S0:OUT STD_LOGIC); END COMPONENT;COMPONENT MEN -調(diào)用門器件 PORT(IN1:IN STD_LOGIC;OUT1:OUT STD_LOGIC); END COMPONENT;COMPONENT ANDMEN -調(diào)用四與門 PORT(IN1,IN2,IN3,IN4:IN STD_LOGIC;OUTP:OUT STD_LOGIC); END COMPONENT;COMPONENT DJHLATCH -調(diào)用D觸發(fā)器 PORT(D,ENA:IN STD_LOGIC;Q1:OUT STD_LOGIC); END COM

15、PONENT;SIGNAL W1,W2,W3,W4,W5,W6,W7,W8,W9,W10,W11, W12,W13,W14,W15,W16:STD_LOGIC; -信號(hào)賦值語句BEGINM1:NEIMACS0 PORT MAP(IN0_1=A0,IN0_2=A1,IN0_3=A2, IN0_4=A3, IN0_5=A4, IN0_3=A5,IN0_7=A6, IN0_8=A7,K3=W3, K2=W2, K1=W1, SX0=W4, OUT0=W15);M2:NEIMACS0 PORT MAP(IN0_1=B0,IN0_2=B1,IN0_3=B2, IN0_4=B3, IN0_5=B4, IN

16、0_3=B5,IN0_7=B6, IN0_8=B7,K3=W3, K2=W2, K1=W1, SX0=W5, OUT0=W14);M3:NEIMACS0 PORT MAP(IN0_1=C0,IN0_2=C1,IN0_3=C2, IN0_4=C3, IN0_5=C4, IN0_3=C5,IN0_7=C6, IN0_8=C7,K3=W3, K2=W2, K1=W1, SX0=W6, OUT0=W13);M4:NEIMACS0 PORT MAP(IN0_1=D0,IN0_2=D1,IN0_3=D2, IN0_4=D3, IN0_5=D4, IN0_3=D5,IN0_7=D6, IN0_8=D7,K3

17、=W3, K2=W2, K1=W1, SX0=W7, OUT0=W12);M5:SHIXUSUCCESSFUL PORT MAP(B=CLK,S3=W7, S2=W6, S1=W5, S0=W4);M6:COUNT16 PORT MAP(CLK=CLK,D=W1, C=W2, B=W3);M7:MEN PORT MAP(IN1=W7,OUT1=S3);M8:MEN PORT MAP(IN1=W6,OUT1=S2);M9:MEN PORT MAP(IN1=W5,OUT1=S1);M10:MEN PORT MAP(IN1=W4,OUT1=S0);M11:ANDMEN PORT MAP(IN1=W1

18、2,IN2=W13, IN3=W14, IN4=W15, OUTP=W16);M12:DJHLATCH PORT MAP(D=W16,ENA=ENA, Q1=FUJIOUT);END FF;-部分子程序模塊LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY MEN IS -實(shí)體”MEN” PORT(IN1:IN STD_LOGIC;OUT1:OUT STD_LOGIC); END MEN;ARCHITECTURE ONE OF MEN ISBEGIN OUT1=IN1; -輸入信號(hào)直接送給輸出端 END ONE;四路同步數(shù)字復(fù)接器的時(shí)序仿真圖A：第

19、一路分路碼B：第一路分路碼C：第一路分路碼D：第一路分路碼ENA：D觸發(fā)器使能信號(hào)CLK：系統(tǒng)時(shí)鐘信號(hào)S3：相位1的時(shí)序信號(hào)S2：相位2的時(shí)序信號(hào)S1：相位3的時(shí)序信號(hào)S0：相位4的時(shí)序信號(hào)FUJIOUT：復(fù)用信號(hào)序列2.2.2系統(tǒng)的底層設(shè)計(jì)系統(tǒng)的VHDL設(shè)計(jì)根據(jù)所劃分的幾大模塊，分別用VHDL語言去描述，最后用元件調(diào)用和元件例化語句將它們連接起來。15四路同步復(fù)接器由時(shí)鐘、分頻器、內(nèi)碼控制器、時(shí)序產(chǎn)生器、四路32位內(nèi)碼（每路8位）產(chǎn)生器及輸出電路等幾部分組成。在此，考慮用內(nèi)碼產(chǎn)生器產(chǎn)生四路內(nèi)碼作為四路信號(hào)源。若實(shí)際從外部輸入四路信號(hào)，只需在內(nèi)碼產(chǎn)生器模塊中加入一個(gè)選擇開關(guān)即可，此時(shí)，當(dāng)開關(guān)接

20、外碼時(shí)，則輸入四路外碼信號(hào)；若做電路仿真時(shí)，可將開關(guān)接至內(nèi)碼，此時(shí)由四路內(nèi)碼作為四路支路信號(hào)源。2.2.2.1分頻器的建模與VHDL程序設(shè)計(jì)分頻器實(shí)際是一個(gè)計(jì)數(shù)器。在本例中，其作用是將晶體振蕩電路產(chǎn)生的4096kHz方波信號(hào)進(jìn)行分頻，其16分頻（256kHz時(shí)鐘）輸出端作為內(nèi)碼控制器的輸入端。其建模程如圖所示。分頻器的VHDL建模符號(hào)分頻器的VHDL源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY COUNT16 IS PORT(CLK:IN STD_LOGIC;D,C,B,A:

21、OUT STD_LOGIC); END COUNT16;ARCHITECTURE RTL OF COUNT16 ISSIGNAL COUNT_4:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK)BEGIN IF(CLKEVENT AND CLK=1) THEN IF(COUNT_4=”1111”) THEN COUNT_4=”0000”; ELSE COUNT_4= COUNT_4+1;END IF; END IF;END PROCESS;D=COUNT_4(0);C=COUNT_4(1);B=COUNT_4(2);AIN0_8,D6=IN0_7,D

22、5=IN0_6,D4=IN0_5,D3=IN0_4, D2=IN0_3, D1=IN0_2, D0=IN0_1,D=K3,C=K2,B=K1,Y=10); U2:TRI_GATE0 PORT MAP(DIN0=10,EN=SX0,DOUT0=OUT);END ARCHITECTURE NM0;內(nèi)碼產(chǎn)生器的時(shí)序波形IN0：八路碼依次輸入K ：八路碼輸入地址選通端OUT0：八路碼的串行輸出端SX0 ：時(shí)鐘信號(hào)2.2.2.3內(nèi)碼控制器內(nèi)碼控制器，實(shí)際也是一個(gè)分頻器，一個(gè)輸出端口輸出三位并行信號(hào)作為內(nèi)碼產(chǎn)生器的地址控制端(選擇輸入端)，另一輸出端作為時(shí)序產(chǎn)生器的控制端。18內(nèi)碼控制器對(duì)內(nèi)碼產(chǎn)生器的控制

23、功能表如下。內(nèi)碼控制器的3路輸出信號(hào)（A2A1A0）內(nèi)碼產(chǎn)生器輸出信號(hào)位（Y0Y1Y2Y3Y4Y5Y6Y7中選1）A2A1A0Y000Y0001Y1010Y2011Y3100Y4101Y5110Y6111Y7表1中的A2、A1、A0分別表示內(nèi)碼控制器的二進(jìn)制分頻器的8、4、2分頻信號(hào)。19內(nèi)碼產(chǎn)生器應(yīng)循環(huán)并依次輸出從“000”、“001一直到“111”。這樣，內(nèi)碼發(fā)生器每個(gè)時(shí)鐘節(jié)拍，輸出一位碼，通過輸出電路送到合路信道上，最終形成一路串行碼流。2.2.2.4時(shí)序產(chǎn)生器的建模與程序設(shè)計(jì)時(shí)序信號(hào)產(chǎn)生器建模符號(hào)如圖16所示。其功能是產(chǎn)生四路時(shí)序信號(hào)。圖中，B為輸入時(shí)鐘信號(hào)；S3S0為四路時(shí)序信號(hào)。時(shí)

24、序產(chǎn)生器建模符號(hào)時(shí)序產(chǎn)生器課產(chǎn)生脈沖為8個(gè)時(shí)鐘周期的四路時(shí)序信號(hào)。具體實(shí)現(xiàn)是：將內(nèi)碼控制器的分頻端（即128Khz時(shí)鐘輸出端）通過一個(gè)32分頻器 ，其二分頻和四分頻輸出端作為2/4譯碼器的控制端，2/4譯碼器的四個(gè)輸出端，在經(jīng)過反相器后，便得出本設(shè)計(jì)所要求的四路時(shí)序。譯碼器的建模流程如圖17所示。分頻器的兩位數(shù)出F2&F1F2&F1=00輸出=1110譯碼器的VHDL建模流程圖F2&F1=01輸出=1101F2&F1=10輸出=1011F2&F1=11輸出=0111譯碼器的VHDL描述程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.

25、STD_LOGIC_UNSIGNED.ALL;ENTITY YIMAQI IS -譯碼器實(shí)體名 PORT(F2,F1:IN STD_LOGIC;Y3,Y2,Y1,Y0:OUT STD_LOGIC); END YIMAQI;ARCHITECTURE RTL OF YIMAQI ISSIGNAL INDATA:STD_LOGIC_VECTOR(1 DOWNTO 0);SIGNAL Y:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN INDATAYYYYY=”XXXX”;END CASE; END PROCESS; Y3=Y(3); -第4路譯碼輸出 Y2=Y(2); -第4路

26、譯碼輸出Y1=Y(1); -第4路譯碼輸出Y0B,OUT2=IN1);U2:COUNT32 PORT MAP(X1=IN1,D=IN2,E=IN3);U3:YIMAQIPORT MAP(F1=IN2, F2=IN3, Y0=IN4,Y1=IN5, Y2=IN6, Y3=IN7); U4:NAND0_1 PORT MAP(X2=IN4,OUT2=S0);U1:NAND0_1 PORT MAP(X2=IN5,OUT2=S1);U1:NAND0_1 PORT MAP(X2=IN6,OUT2=S2);U1:NAND0_1 PORT MAP(X2=IN7,OUT2=S3);時(shí)序發(fā)生器的仿真波形及相位關(guān)系

27、圖 END ARCHITECTURE SX1;B： 時(shí)鐘輸入端S1S4：反相后四路時(shí)序輸出端2.2.2.5輸出模塊建模符號(hào)如圖20所示。它由一個(gè)4與門和一個(gè)D觸發(fā)器構(gòu)成。其中4與門具有將四路在時(shí)序上獨(dú)立的分路數(shù)據(jù)信號(hào)進(jìn)行合路的功能；D觸發(fā)器的作用是對(duì)合路信號(hào)進(jìn)行整形，避免輸出信號(hào)波形出現(xiàn)冒險(xiǎn)現(xiàn)象（毛刺）。 輸出模塊的建模符號(hào)圖1在時(shí)序產(chǎn)生器產(chǎn)生的四路時(shí)序信號(hào)的控制下（時(shí)序與內(nèi)碼相與），按順序依次將四路數(shù)據(jù)碼接入同一通道，形成了一路串行碼，從而完成了四路數(shù)據(jù)碼的復(fù)接。實(shí)現(xiàn)的關(guān)鍵是三態(tài)與門的利用，就是當(dāng)時(shí)序信號(hào)的上升沿到來，并且在高電平持續(xù)時(shí)間內(nèi)，相應(yīng)的八位碼以Y0，Y1，Y2，Y3，Y4，Y5，

28、Y6，Y7的順序依次輸出，而在其他情況下，則以高阻的形態(tài)出現(xiàn)，當(dāng)經(jīng)過一個(gè)時(shí)序周期（即32個(gè)碼元）后，就輸出了一幀串行碼，從而實(shí)現(xiàn)了四路數(shù)據(jù)的同步復(fù)接。20三態(tài)門的VHDL程序表示如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY TRI_GATE0 IS PORT(DIN0,EN:IN STD_LOGIC;DOUT0:OUT STD_LOGIC); END TRI_GATE0;ARCHITECTURE ZAS OF TRI_GATE0 ISBEGIN DOUT=DIN0 WHEN EN=1 ELSE Z; END ZAS;三態(tài)門的輸出仿真波形DIN0：串行碼輸入端EN ： 輸入使能端DOUT0：串行碼輸出信號(hào)第三章 問題及分析解決方法3.1時(shí)延問題以及分析處理本次設(shè)計(jì)中由于將位同步信號(hào)和幀同步信號(hào)當(dāng)做獨(dú)立的信號(hào)源來處理，因此沒有了嚴(yán)格的為同步和幀同步，最后的分路信號(hào)才出現(xiàn)了較大的延遲。分析原因是因?yàn)樵诖?并轉(zhuǎn)換和并/串轉(zhuǎn)換模塊中都用了本身具有延遲特性的寄存器(74164和74165)，同時(shí)還用到了八位的D鎖存器，它也有一定的延時(shí)