差分BiCMOS采樣電路仿真設(shè)計

1、    差分BiCMOS采樣電路仿真設(shè)計摘要：實(shí)現(xiàn)了一種全集成可變帶寬中頻寬帶低通濾波器，討論分析了跨導(dǎo)放大器-電容(OTAC)連續(xù)時間型濾波器的結(jié)構(gòu)、設(shè)計和具體實(shí)現(xiàn)，使用外部可編程電路對所設(shè)計濾波器帶寬進(jìn)行控制，并利用ADS軟件進(jìn)行電路設(shè)計和仿真驗證。仿真結(jié)果表明，該濾波器帶寬的可調(diào)范圍為126 MHz，阻帶抑制率大于35 dB，帶內(nèi)波紋小于05 dB，采用18 V電源，TSMC 018m CMOS工藝庫仿真，功耗小于21 mW，頻響曲線接近理想狀態(tài)。關(guān)鍵詞：Butte隨著數(shù)字技術(shù)、微機(jī)和模數(shù)轉(zhuǎn)換技術(shù)的研究與進(jìn)展，作為模擬和數(shù)字信號接口電路的模數(shù)轉(zhuǎn)換器

2、(ADC)得到了廣泛應(yīng)用。由于ADc中的重要組成單元采樣保持(SH)電路的精度和速度直接決定ADC的性能，所以設(shè)計高性能SH電路是改善ADC性能的重要一環(huán)。目前研究SH電路的文獻(xiàn)有不少，例如文獻(xiàn)1設(shè)計了電荷翻轉(zhuǎn)型SH電路，但該文未考慮開關(guān)導(dǎo)通電阻對電路性能的影響，SH電路具有較大的失真；文獻(xiàn)2設(shè)計的SH電路雖然考慮開關(guān)對電路的影響，但未曾考慮全差分運(yùn)放電路共模輸出電壓對靜態(tài)工作點(diǎn)的影響。為了解決傳統(tǒng)SH電路失真大和靜態(tài)工作點(diǎn)不穩(wěn)定的問題，采用0.25 m BiCMOS工藝，設(shè)計了一款高速率、高精度的10位全差分BiCMOS SH電路。文中改進(jìn)型自舉開關(guān)電路和雙通道開關(guān)電容共模反饋電路(CMFB

3、)設(shè)計具有創(chuàng)新性。1  整體設(shè)計思路    圖1為sH電路的結(jié)構(gòu)，Ucm為運(yùn)放的共模輸入電壓，采樣開關(guān)N1和N2設(shè)計為圖2的自舉開關(guān)，N3N8采用NMOS開關(guān)，以上開關(guān)在相應(yīng)的時鐘信號為高電平時閉合。當(dāng)1d為高電平、2為低電平時，輸入電壓uI通過電容CS進(jìn)行采樣；當(dāng)1d低電平、2高電平時，電路進(jìn)入保持階段，uI經(jīng)過采樣電容CS和反饋通道連接至運(yùn)放輸出端，輸出端負(fù)載由CL驅(qū)動，這樣的采樣電路結(jié)構(gòu)使反饋系數(shù)接近于1。根據(jù)推導(dǎo)，在采樣階段，CMOS開關(guān)工作在線性區(qū)，采樣開關(guān)管柵-源電壓UGS與輸入電壓uI的關(guān)系為UGS=UCP-UIsin(2fIt)(1)式中

4、：UI為輸入電壓uI的幅值；fI為輸入信號頻率；UCP為采樣時鐘信號的幅值。在保持階段2導(dǎo)通，CS的下極板直接與運(yùn)放的輸出端相連接，uI通過采樣電容傳輸至輸出端；當(dāng)采樣階段過渡到保持階段時，CMOS器件出現(xiàn)溝道電荷注入，同時在保持階段由于電容耦合，會出現(xiàn)時鐘反饋通道。因此利用下極板采樣技術(shù)降低開關(guān)動作時對采樣信號的影響，兩個階段CS上存儲的正負(fù)電荷相互抵消，從而消除了運(yùn)放工作時產(chǎn)生的誤差。另外，選取合適的時間常數(shù)RC可以提高采樣速率。2  輸入端柵-源自舉開關(guān)的設(shè)計    當(dāng)uI=UIsin(2fIt)時，圖1中的CMOS開關(guān)N1和N2的導(dǎo)通電阻與輸入信

5、號呈非線性關(guān)系，因此對連續(xù)時間信號采樣時，會產(chǎn)生信號失真和幅度波動，這限制了采樣速率和SH電路的開啟時間；且CMOS開關(guān)的柵源電壓越大，導(dǎo)通電阻越小。若將N1和N2設(shè)計為柵-源自舉開關(guān)，就能保證N1和N2的柵-源電壓不超出VDD，則導(dǎo)通電阻接近于常數(shù)并使失真降到最低。于是設(shè)計的柵源自舉開關(guān)如圖2所示，CP為高電平時，VN1和VN2導(dǎo)通，電容C3充電至VDD，VN8和VN6導(dǎo)通，VN7關(guān)閉。CP為低電平時，VN1，VN2和VN8斷開，VP4，VH5和VN7導(dǎo)通，C3上電壓就經(jīng)過VP4，VN7和VN5加至VP5上，其柵-源電壓UGS=VDD；當(dāng)CP為高電平時，柵-源自舉開關(guān)Nl和N2導(dǎo)通，CP為低

6、電平時柵源自舉開關(guān)N1和N2關(guān)斷。在CP相VN6導(dǎo)通，A點(diǎn)電壓較高，開關(guān)VN1和VN2呈現(xiàn)阻性負(fù)載，因此存在著如圖2中虛線所示的泄漏電流ID，嚴(yán)重制約運(yùn)放增益的提高。采用VP6進(jìn)行鉗位，使得CP相VN6處于關(guān)閉狀態(tài)，并使采樣開關(guān)N1和N2自舉電壓提高10，泄漏電流減小40。由于存在著襯偏效應(yīng)，所以N1和N2的導(dǎo)通電阻不能保持為定值，采用小尺寸的VP5不但可減小導(dǎo)通電阻，而且能改善線性度。圖2中輸出緩沖電容C4起到隔離作用。3  全差分運(yùn)放的設(shè)計    對于圖1采樣保持電路，在ld時刻對輸入差分信號采樣，2時刻將前一時刻存儲于Cs上的電荷傳到輸出端，1為下

7、極板采樣開關(guān)N3和N4的控制時鐘信號，它比時鐘信號1d延時t1，使開關(guān)N3和N4先于開關(guān)N1和N2開通或關(guān)斷。圖3為圖1電路所要求的時鐘信號：設(shè)計的SH電路是一個零階采樣電路，因為在采樣階段N7和N8都導(dǎo)通，輸人和輸出信號具有相同的直流分量；在采樣和保持階段電壓變化不明顯，但每一個采樣階段運(yùn)放的輸出電壓都要置為0 V。因此，所設(shè)計全差分運(yùn)放除了具有高速、高精度性能外，還要有輸入、輸出端短路的特性。    圖4為多增益級折疊式共柵-共源運(yùn)放電路，采用Q1和Q2雙極型晶體管(BJT)差動輸入方式，共柵-共源鏡像電流源VP3和VP4，VP1和VP2作為有源負(fù)載，藉此提高

8、運(yùn)放的電壓增益；采用Q3，Q4和Q5，Q6共基-共射電路作為運(yùn)放的差動輸出級，以增強(qiáng)運(yùn)放的負(fù)載驅(qū)動能力并具有高速特性；開關(guān)電容構(gòu)成共模反饋電路(CMFB)，可使運(yùn)放的輸出信號和輸入信號的直流分量相等；UB1，UB2，UB3和UB4為偏置電壓。轉(zhuǎn)換時間tC和建立時間tS分別約為采樣周期TS的18和38。經(jīng)過計算，當(dāng)fS為250 MHz時，tC=0.5 ns，tS=1.5 ns。這就要求轉(zhuǎn)換速率(SR)為500 Vs，計算公式如下：SR=UP-PtC(式中UP-P為輸入電壓峰-峰值，UP-P=250 mV)。為使運(yùn)放獲得較高的直流增益和高精度，所設(shè)計SH電路的絕對誤差±ULSB2，它的輸

9、出電壓有效值U。與直流增益A、采樣電容CS及寄生電容CP的關(guān)系式為UoUI1-(1+CPCS)A(2)    由式(2)可見，通過增大運(yùn)放的直流增益A來減小增益誤差(1+CpCs)A，可使Uo與UI之間的偏差小于12N+1(N是系統(tǒng)所要得到的精度位數(shù))。因而對于10位系統(tǒng)，電壓增益至少為67.21 dB，此時CP0.12 pF?？紤]到電路提速的要求，取CS=1 pF。對于線性采樣電路來說，為使tS=0.375 7TS，取單位增益帶寬fT大于725MHz。fT與反饋系數(shù)F、建立時間常數(shù)S之間有如下關(guān)系fT>12(FS)=12F(tS7.6)  (3)

10、式中：建立時間tS=7.6s，F(xiàn)=0.89。與CMOS運(yùn)放相比，BiCMOS運(yùn)放不但具有高增益、低噪聲特性，而且具有較短的建立時間ts，速度較快，尤其是其相位裕度大于45°，因此運(yùn)放的工作性能穩(wěn)定。4  雙通道共模反饋電路的設(shè)計    因為全差分折疊式運(yùn)放的共模輸出電壓對器件的適配情況較為敏感，所以在運(yùn)放中加入雙通道開關(guān)電容CMFB電路，可以達(dá)到穩(wěn)定其靜態(tài)工作點(diǎn)和增大共模輸出電壓擺幅的目的。圖5為采用開關(guān)電容結(jié)構(gòu)設(shè)計的共模反饋電路，用以穩(wěn)定輸出擺幅和電路阻抗。設(shè)計的CMFB電路通過對共模輸出電壓進(jìn)行反饋校正，確保運(yùn)放輸入和輸出短路。圖5中uO+

11、和uO-為運(yùn)放的輸出電壓，uc為運(yùn)放的理想共模輸出電壓，uc=(uO+uO-)2，uc作為圖4中VP和VP構(gòu)成的共柵-共源電流源I3和I4的柵極電壓。共模反饋系數(shù)=2CS(2CS+CP)，圖51和2為時鐘信號，其中的開關(guān)均為PMOS管；1時刻開關(guān)電容CS進(jìn)行充電，2時刻非開關(guān)電容Cc產(chǎn)生輸出電壓的平均值，用以形成控制運(yùn)放電流源IS的電壓。CC上的直流電壓由CS決定，CS和CC并聯(lián)在UB1和UB2兩個偏置電壓之間起開關(guān)作用，UB2=uc-VDD，CS為0.10.25 CC。圖6是電源電壓為1.2 V，輸入電壓uI峰-峰值為0.6 V，采用0.18 m CMOS工藝，共模輸出電壓uc的仿真波形。由

12、圖6可截出uc的最大輸出電壓幅值Ucm600 mV，運(yùn)放達(dá)到共模輸出電壓的穩(wěn)定時間tW=(4.135-4.12)×10-7s1.5 ns。5  實(shí)驗結(jié)果與分析    利用Cadence Spectre軟件工具的仿真環(huán)境，采用SMIC公司0.25m標(biāo)準(zhǔn)BiCMOS工藝，進(jìn)行了模擬仿真實(shí)驗。實(shí)驗運(yùn)放電路的參數(shù)如下：輸入信號頻率fI為010 MHz的正弦波電壓，共模輸入電壓為1.5 V，UP-P=1 V，fS=250 MHz，輸出端負(fù)載電容CL=0.5 pF。從圖7采樣放大器的頻響曲線可見：運(yùn)放直流電壓增益A=72 dB，單位增益帶寬fT=1.6 G

13、Hz；SH電路的反饋系數(shù)F=0.89時，對應(yīng)的相位為-107.9°，故相位裕度Pm為72.1°，滿足系統(tǒng)大于725 MHz的帶寬要求，同時相位裕度大于45°，因而所設(shè)計的系統(tǒng)是穩(wěn)定的。圖8為所設(shè)計的SH電路，經(jīng)仿真實(shí)驗獲得的離散傅里葉變換(DFT)頻譜分布，可見當(dāng)fI=10 MHz，fS=250 MHz時，SH電路的SFDR=-61 dB，SNR=62 dB，三次諧波電壓201gU3=-105.6 dB，SNR大于50 dB，此時SH分辨率ENOB=(SNR-1.76)6.02>10位，滿足10位ADC的性能要求。表1為運(yùn)放的仿真結(jié)果，建立時間tS=1.37

14、 ns，轉(zhuǎn)換速率SR=500 Vs，功耗PD=8 mW，tS較短，SR較高，PD較低，符合ADC的高速要求。表2為所設(shè)計的SH電路與其他文獻(xiàn)SH電路的仿真結(jié)果性能對比情況，由表可見，所設(shè)計的SH電路的fS=250 MHz，采樣頻率適中；其VDD=3 V，比文獻(xiàn)3中的SH電路低0.3 V，而功耗PD=10.85 mW，介于前兩者之間，比文獻(xiàn)3SH電路降低15.15 mW；但它具有10位的高精度，比文獻(xiàn)3SH電路提高了兩個精度等級。6  結(jié)論    采用0.25m SiGe BiCMOS工藝，在全差分折疊式BiCMOS運(yùn)放的基礎(chǔ)上設(shè)計了SH電路。文中設(shè)計的SH電路，采用下極板采樣和改進(jìn)型自舉開關(guān)新技術(shù)，從而提高了采樣速率和線性度。由實(shí)驗數(shù)據(jù)可知，設(shè)計的全差分折疊式BiCMOS運(yùn)放具有高增益、高精度和高增益帶寬性能，運(yùn)放中