可降低下一代IC測試成本的確定性邏輯內(nèi)置自測技術(shù)

1、    可降低下一代IC測試成本的確定性邏輯內(nèi)置自測技術(shù)    可降低下一代IC測試成本的確定性邏輯內(nèi)置自測技術(shù)    類別：測試儀表      20世紀70年代隨著微處理器的出現(xiàn)，計算機和半導體供應商逐漸認識到，集成電路需要在整個制造過程中盡可能早地進行測試，因為芯片制造缺陷率太高，不能等到系統(tǒng)裝配好后再測試其功能是否正確，所以在ic做好之后就應對它進行測試，一般在自動測試設(shè)備上采用仿真完整系統(tǒng)激勵和響應的功能測試

2、方案進行。 功能測試使制造過程更加經(jīng)濟高效，因為可以保證裝配好的電路板和系統(tǒng)都是由已知完好的部件構(gòu)成，所以成品工作正常的可能性更高。功能測試代表了第一代ic測試，廣泛應用了近二十年。隨著電子產(chǎn)品越來越復雜專業(yè)，專用集成電路(asic)成為數(shù)字測試的重點，這種電路的開發(fā)周期更短，需要新的測試方法。 20世紀90年代初期，創(chuàng)建一套能滿足缺陷覆蓋率水平的功能測試方案成本非常高昂，而且開發(fā)工作單調(diào)乏味，此時掃描測試顯示出明顯的優(yōu)勢，它具有可預測覆蓋范圍自動測試方案生成(atpg)功能。與集成可測性設(shè)計(dft)合在一起，設(shè)計人員能于設(shè)計早期保證其設(shè)計是高度可測的，且滿足嚴格的質(zhì)量要求，沒有過多技術(shù)性工

3、作，也不會造成計劃延遲。在過去十年，這種從功能測試到掃描測試的轉(zhuǎn)變代表ic測試走向了第二代。 新型系統(tǒng)級芯片測試方法 如今整個系統(tǒng)都能放在一個芯片上，百萬門soc產(chǎn)生的新挑戰(zhàn)帶來了對第三代數(shù)字測試的需求。最根本的問題與經(jīng)濟效益有關(guān)，即設(shè)計人員和測試工程師應如何應用掃描測試，既達到可預測高覆蓋率，同時制造成本低且對設(shè)計影響最??？之所以有這種要求的原因之一是如果要實現(xiàn)高覆蓋率測試，掃描測試的數(shù)據(jù)量將急劇增長。決定掃描測試數(shù)據(jù)的因素包括： ·掃描狀態(tài)元件總數(shù) ·目標故障位置總數(shù) ·被測故障模式的數(shù)量和復雜度 上述每個因素都會隨新一代硅片工藝技術(shù)進步而使最后的數(shù)據(jù)量大幅增

4、加。把這些因素與芯片i/o的數(shù)量限制和速度增長，以及ate通道的物理約束結(jié)合起來考慮時，會發(fā)現(xiàn)掃描測試時間和成本都將呈指數(shù)增長。 確定性邏輯內(nèi)置自測結(jié)構(gòu) synopsys確定性邏輯內(nèi)置自測(dbist)是高級系統(tǒng)級芯片測試dft compiler socbist的一個很重要的功能，是一種有效數(shù)字邏輯測試方法，能提高測試質(zhì)量，減少測試對設(shè)計人員的影響。它可以降低下一代集成電路測試成本，提高未來更大更復雜soc設(shè)計的總體質(zhì)量。 socbist對一次通過測試綜合方案dft compiler進行了擴展，使設(shè)計人員在其設(shè)計中可直接實施可預測邏輯內(nèi)置自測(bist)，而不會影響設(shè)計的功能、時序或電源要求。

5、dbist提供了一整套功能強大的bist設(shè)計規(guī)則檢測(drc)、綜合、集成、方案生成、驗證及診斷能力。 圖1是synopsys確定性邏輯bist的基本結(jié)構(gòu)，它利用已有的邏輯bist概念和技術(shù)實現(xiàn)下面幾個基本目標： ·支持大量并行內(nèi)部掃描鏈路，從而將測試時間縮短至少一個數(shù)量級； ·把掃描測試數(shù)據(jù)編碼成bist晶種(seed)與符號，使測試數(shù)據(jù)量減少幾個數(shù)量級； ·大幅減少所需測試引腳數(shù)。 盡管可以考慮其它更簡單的掃描壓縮技術(shù)，但都不能像邏輯bist那樣降低整個測試成本。此外，邏輯bist是未來測試復用和移植的理想環(huán)境，它可使為某一內(nèi)核/模塊開發(fā)的測試也能應用于soc

6、/芯片級、板級和系統(tǒng)級測試當中。 傳統(tǒng)邏輯bist解決方案已出現(xiàn)多年，但仍因為若干根本問題沒有得到廣泛的應用，包括： ·工具仍限定在設(shè)計流程，而不是一個綜合解決方案； ·覆蓋率取決于隨機邏輯bist，這導致不可預測的設(shè)計影響和更低的測試質(zhì)量； ·測試依賴于長時間自測，相對于在昂貴的ate上的制造測試效率很低，只能預計故障檢測率； ·診斷成為事后諸葛亮，需要專用ate接口，不能提供完整的信息確定缺陷的位置。 集成確定性邏輯bist流程 圖2是dbist流程的主要步驟，和掃描dft相比只額外多了幾步，設(shè)計或測試開發(fā)工藝中沒有引入新的迭代過程。該流程的關(guān)鍵是一

7、組定義明確的邏輯bist規(guī)則，作為寄存器轉(zhuǎn)移級(rtl)規(guī)則檢查基礎(chǔ)和與rtl綜合集成在一起的自動化規(guī)則沖突解決機制，dft compiler為掃描特性提供大量支持，所以dbist方法對于現(xiàn)有大多數(shù)掃描流程只需要有一些簡單的增強即可。在綜合模塊水平上，增加的邏輯bist規(guī)則只用于能傳播x值到符號分析儀的未控制節(jié)點，在其它掃描單元完成綜合后，對沖突節(jié)點提供全面的測試節(jié)點可控性；在頂層上，未連接到ate進行dbist測試的芯片引腳通過附加封包掃描單元對觀察進行控制。與傳統(tǒng)邏輯bist不同的是，無需增加測試點就可提高隨機方案抵抗邏輯的可控性和可觀察性。 在設(shè)計頂層，dbist控制器自動由dft co

8、mpiler合成、插入并連接到帶dbist的模塊測試引腳上。為支持更大型設(shè)計，dft compiler可以使用掃描插入和帶dbist模塊的“只測”模型，這些只測模型提供的容量幾乎無限，大大縮短了頂級dbist綜合的運行時間。dbist控制器幾乎不需要用戶輸入，可自動配置用于最后內(nèi)部掃描鏈路結(jié)構(gòu)，其流程是透明的，它處于dbist解決方案的中心并幫助得到最后的結(jié)果。 dbist控制器利用若干標準邏輯bist元件實現(xiàn)高度優(yōu)化測試系統(tǒng)，這些單元包括： ·一個或以上偽隨機方案發(fā)生器(prpg)，每個都由一個很寬的線性反饋位移寄存器(lfsr)和并行影子寄存器組成，以使晶種再植最優(yōu)； ·

9、;一個或以上移相器，為內(nèi)部掃描鏈路輸入提供統(tǒng)計獨立的prpg值； ·一個或以上壓縮器，把內(nèi)部掃描鏈路輸出數(shù)減少到1/4； ·一個或以上多輸入記號寄存器(misr)以收集測試響應； ·一個dbist狀態(tài)機和相關(guān)計數(shù)器。 除了所需邏輯bist功能外，dbist還支持4個單獨測試模式用于完整的制造測試程序： 1 常規(guī)dbist測試模式內(nèi)部掃描鏈路數(shù)據(jù)來自于prpg，掃描鏈路輸出到misr。 2 常規(guī)掃描測試模式內(nèi)部掃描鏈路繞過dbist控制器，重新設(shè)置為數(shù)量更少直接連到芯片引腳的掃描鏈路，該模式對于小型掃描測試很有用，如iddq和路徑延遲方案。 3 dbist控制器測試

10、模式dbist控制器里的狀態(tài)元件重新設(shè)置為直接連接到芯片引腳的掃描鏈，允許dbist控制器高覆蓋范圍測試。 4 dbist診斷模式內(nèi)部掃描鏈路數(shù)據(jù)來自于prpg，但是掃描鏈路輸出繞過misr功能，這樣捕捉的數(shù)據(jù)能直接卸載并在misr輸出端取樣。 創(chuàng)建完整帶有dbist設(shè)計的最后一步很容易被忽視，但它與前面的步驟一樣重要。在這一步中，dft compiler為所有dbist控制器測試模式創(chuàng)建dbist測試協(xié)議。這些協(xié)議為tetramax生成的dbist方案提供全面控制和時序信息，同時要求能識別dbist測試結(jié)構(gòu)和正確實施全面的頂級dbist drc。圖3是采用ieee標準測試接口語言(stil)

11、句法做成的dbist測試協(xié)議文本樣本。 可預測高測試覆蓋率 正如dft compiler可以確定提供帶dbist的設(shè)計一樣，tetramax atpg可以確定生成有效的dbist測試方案，提供和掃描一樣高的覆蓋率，這樣的范圍只能通過賦予prpg狀態(tài)初始化外部數(shù)值才能可靠實現(xiàn)。和掃描測試方案一樣，tetramax atpg關(guān)注多種故障，并只設(shè)定所需的關(guān)注數(shù)據(jù)位(care bit)來檢測這些故障。與用隨機數(shù)填滿剩余非關(guān)注位的掃描方案不同的是，dbist方案的非關(guān)注位來自于prpg，關(guān)注位用于計算prpg晶種。 只要dbist方案的關(guān)注位少于prpg狀態(tài)位，就能解線性方程以找到prpg外部值，這樣就

12、能生成帶有全部所需關(guān)照位集的方案。從一些用戶電路收集到的數(shù)據(jù)表明，在256和512比特之間的prpg生成方案與掃描相比覆蓋范圍沒有縮小。與掃描一樣，tetramax將用故障模擬prpg生成的全部dbist方案，反映非確定值附加測試覆蓋范圍。tetramax verilog模擬測試臺完全支持針對正常芯片模式的dbist方案驗證。 該技術(shù)不僅適用于粘著性故障測試，而且適用于確定性轉(zhuǎn)換故障方案。dbist結(jié)構(gòu)允許兩個沒有ate外部信號變化的全速周期，不用最后位移發(fā)射和捕捉時鐘脈沖。這種試驗比傳統(tǒng)掃描或邏輯bist試驗具有更高深亞微米缺陷覆蓋率，而且不會使全速邏輯bist耗用太多功率。dbist形成的

13、巨大空間保證了以最少附加成本也能應用高覆蓋范圍轉(zhuǎn)換故障方案。 減少測試數(shù)據(jù)量和測試時間 確定性邏輯bist prpg晶種不僅能夠提供確定范圍，還有一種更加有效的方法存儲和傳輸atpg激勵。例如100k掃描單元大型設(shè)計要求每個掃描方案有100k輸入數(shù)據(jù)位，但每個dbist方案卻只需不到500個輸入數(shù)據(jù)位即可，輸出端數(shù)據(jù)減少得更多，因為不用為每個掃描方案存儲100k200k預期輸出數(shù)據(jù)，這些比特在與預計反應比較之前，先被壓縮到多個方案的128位符號中。 減少測試時間依靠兩個基本技術(shù)，第一個是dbist結(jié)構(gòu)只用很少外接測試引腳的大量并行內(nèi)部掃描鏈路。增加傳統(tǒng)掃描并行掃描鏈路數(shù)成本很高，因為每增加一個

14、掃描鏈路需要增加兩個測試引腳和ate通道。在默認情況下，dbist使用512個內(nèi)部掃描鏈，雖然支持的數(shù)量有些不同。對于缺省配置，大約需要20個外接測試引腳，盡管dbist控制器可以專門配置為只使用6個外接引腳。 第二個技術(shù)是對prpg并行重新賦值。如果內(nèi)部掃描鏈路轉(zhuǎn)換要等待prpg賦值后才能完成，那么測試時間和掃描相比不會縮短多少，可在當前方案轉(zhuǎn)換到內(nèi)部掃描鏈路的同時把下一值賦予prpg并行陰影寄存器里，測試時間是最長內(nèi)部掃描鏈路長度的函數(shù)。 失效診斷 如果沒有準確的失效診斷，dbist就不是一個完整的制造測試解決方案。診斷邏輯bist測試一個不可避免的問題是，捕捉到的反應被壓縮到一個只包括通

15、過/失敗信息的符號寄存器里。盡管失效掃描方案也能顯示哪個掃描單元與期望值不匹配，但失效dbist方案需要更為復雜的分析。與其它dbist特性一樣，dbist診斷法支持tetramax中準確掃描診斷的現(xiàn)有特性。當數(shù)據(jù)失配的dbist失效被隔離到內(nèi)部掃描單元后，也能同樣采用發(fā)現(xiàn)失敗掃描方案缺陷位置的技術(shù)。 由于內(nèi)部掃描單元預期反應數(shù)據(jù)不包含在dbist方案里，所以必須收集一組dbist方案的未壓縮反應，然后使用tetramax模擬這些方案并判別失配的掃描單元。為整組dbist方案收集未壓縮反應在很多標準ate上是不實際的，幸運的是，多數(shù)缺陷只需采用幾個失效方案失配就可準確隔離。 為有效鑒別失效方案，dbist方案組織成帶間隔的形式，在每次間隔結(jié)束時比較misr符號差。缺省條件下，dbist間隔之間有32個方案(32個內(nèi)部掃描負載和捕捉)，所以dbist診斷采用的是兩次通過流程。在第一次通過時失效的符號差鑒別出失效間隔，在第二次通過時，電路設(shè)置為dbist診斷模式，重新運行一個或更多失效間隔，未壓縮的反應收集到ate上讓