數(shù)字系統(tǒng)設(shè)計(jì)

1、數(shù)字系統(tǒng)實(shí)驗(yàn)報(bào)告（一）加法器1） 實(shí)驗(yàn)?zāi)康模?） 復(fù)習(xí)加法器的分類及工作原理。（2） 掌握用圖形法設(shè)計(jì)半加器的方法。（3） 掌握用元件例化法設(shè)計(jì)全家器的方法。（4） 掌握用元件例化法設(shè)計(jì)多位加法器的方法。（5） 掌握用Verilog HDL語言設(shè)計(jì)多位加法器的方法。（6） 學(xué)習(xí)運(yùn)用波形仿真驗(yàn)證程序的正確性。（7） 學(xué)習(xí)定時(shí)分析工具的使用方法。2） 實(shí)驗(yàn)步驟（1） 用圖形法設(shè)計(jì)半加器，仿真設(shè)計(jì)結(jié)果。（2） 用元件例化的方法設(shè)計(jì)全加器，仿真設(shè)計(jì)結(jié)果。（3） 用元件例化的方法設(shè)計(jì)一個(gè)4位二進(jìn)制加法器，仿真設(shè)計(jì)結(jié)果，進(jìn)行定時(shí)分析。（4） 用Verilog HDL語言設(shè)計(jì)一個(gè)4位二進(jìn)制加法器，仿真設(shè)計(jì)結(jié)

2、果，進(jìn)行定時(shí)分析。（5） 分別下載用上述兩種方法設(shè)計(jì)的4位加法器，并在線測(cè)試。3） 用Verilog HDL語言設(shè)計(jì)的4位加法器程序ssyym4.v如下：module ssyym4(A,B,CI,S,C);input 3:0 A,B;input CI;output 3:0 S;output C;assign C,S=A+B+CI;endmodule4） 實(shí)驗(yàn)原理加法其實(shí)能過實(shí)現(xiàn)二進(jìn)制加法運(yùn)算的電路，是構(gòu)成計(jì)算機(jī)中算術(shù)運(yùn)算電路的基本單元。加法器可分為1位加法器和多位加法器兩大類。1位加法器又可分為半加器和全加器，多位加法器可分為串行進(jìn)位加法器和超前進(jìn)位加法器。A、 半加器 不考慮來自低位的進(jìn)位而

3、將兩個(gè)1位二進(jìn)制數(shù)相加，為半加，實(shí)現(xiàn)半加運(yùn)算的電路稱為半加器。B、 全加器 將兩個(gè)1位二進(jìn)制數(shù)相加時(shí)，除了最低位以外，每一位都應(yīng)該考慮來自地位的進(jìn)位，即將兩個(gè)對(duì)應(yīng)位的加數(shù)和來自低位的進(jìn)位三個(gè)數(shù)相加，稱為全加，實(shí)現(xiàn)全加運(yùn)算的電路稱為全加器。5） 時(shí)序仿真波形圖 半加器主電路圖和波形圖全加器主電路圖和波形圖4位串行進(jìn)位全加器原理圖全加器時(shí)序仿真波形圖如下：（二）譯碼器1）實(shí)驗(yàn)?zāi)康模?） 復(fù)習(xí)二進(jìn)制譯碼器及顯示譯碼器的構(gòu)成及工作原理。（2） 掌握用Verilog HDL語言設(shè)計(jì)二進(jìn)制譯碼器的方法。（3） 掌握用Verilog HDL語言設(shè)計(jì)顯示譯碼器的方法。（4） 進(jìn)一步學(xué)習(xí)運(yùn)用波形仿真驗(yàn)證程序的正

4、確性。2）實(shí)驗(yàn)內(nèi)容（1） 用Verilog HDL語言設(shè)計(jì)3線-8線譯碼器，仿真設(shè)計(jì)結(jié)果。（2） 用Verilog HDL語言設(shè)計(jì)七段數(shù)碼管顯示譯碼器，仿真設(shè)計(jì)結(jié)果，進(jìn)行定時(shí)分析。3）實(shí)驗(yàn)原理 譯碼器是數(shù)字系統(tǒng)中常用的組合邏輯電路，其邏輯功能是將每個(gè)輸入的二進(jìn)制代碼譯成對(duì)應(yīng)的高低電平并輸出。常用的譯碼器電路有二進(jìn)制譯碼、二-十進(jìn)制譯碼器和顯示譯碼器三類。A、3線8線譯碼器 3線8線譯碼器是二進(jìn)制譯碼器的一中，其輸入為一組三位二進(jìn)制代碼，而輸出則是一組高低電平信號(hào)。B、七段數(shù)碼顯示譯碼器 為了能以十進(jìn)制數(shù)碼直觀的顯示數(shù)字系統(tǒng)的運(yùn)行數(shù)據(jù)，目前廣泛使用七段數(shù)碼顯示譯碼器來顯示字符，因這種字符顯示器有

5、七段可發(fā)光的線段拼合而成，又稱為七段數(shù)碼管。半導(dǎo)體數(shù)碼管的每條線段都是一個(gè)發(fā)光二級(jí)管。如果七個(gè)發(fā)光二級(jí)管的公共端是陰極并且連接在一起，則成為共陰極數(shù)碼管，反之稱為共陽極數(shù)碼管。3）設(shè)計(jì)示例（1） 用Verilog HDL語言設(shè)計(jì)的3線-8線譯碼器程序decoder_38.v如下：module decoder_38(out,in);output7:0out;input2:0in;reg7:0out;always(in)begincase(in)3d0:out=8b11111110;3d1:out=8b11111101;3d2:out=8b11111011;3d3:out=8b11110111;3

6、d4:out=8b11101111;3d5:out=8b11011111;3d6:out=8b10111111;3d7:out=8b01111111;endcaseendendmodule（2） 用Verilog HDL語言設(shè)計(jì)的七段數(shù)碼顯示譯碼器程序decoder4_7.v如下module decode4_7(a,b,c,d,e,f,g,D3,D2,D1,D0);output a,b,c,d,e,f,g;input D3,D2,D1,D0;reg a,b,c,d,e,f,g;always(D3 or D2 or D1 or D0)begincase(D3,D2,D1,D0)0:a,b,c,d

7、,e,f,g=7b1111110; 1:a,b,c,d,e,f,g=7b0110000;2:a,b,c,d,e,f,g=7b1101101; 3:a,b,c,d,e,f,g=7b1111001;4:a,b,c,d,e,f,g=7b0110011; 5:a,b,c,d,e,f,g=7b1011011;6:a,b,c,d,e,f,g=7b1011111; 7:a,b,c,d,e,f,g=7b1110000;8:a,b,c,d,e,f,g=7b1111111; 9:a,b,c,d,e,f,g=7b1111011;default:a,b,c,d,e,f,g=7bx;endcaseendendmodul

8、e七段顯示譯碼器主電路圖和波形圖（三）數(shù)碼管掃描顯示電路設(shè)計(jì)1）實(shí)驗(yàn)?zāi)康模?） 掌握數(shù)碼管掃描顯示的工作原理。（2） 進(jìn)一步掌握多層次結(jié)構(gòu)電路的設(shè)計(jì)方法。（3） 掌握實(shí)驗(yàn)硬件系統(tǒng)的使用方法。2）實(shí)驗(yàn)內(nèi)容（1） 用Verilog HDL語言設(shè)計(jì)構(gòu)成“掃描信號(hào)發(fā)生器”電路的子模塊，生成符號(hào)，并進(jìn)行仿真驗(yàn)證。（2） 用Verilog HDL語言設(shè)計(jì)“七段顯示譯碼器”，生成符號(hào)，進(jìn)行仿真驗(yàn)證。（3） 用圖形法設(shè)計(jì)出“數(shù)碼管掃描顯示電路”，進(jìn)行仿真驗(yàn)證。（4） 下載該電路，并進(jìn)行在線測(cè)試。3）設(shè)計(jì)示例（1） 用Verilog HDL語言描述的計(jì)數(shù)模塊程序count6.v如下：module count6(

9、clk,Q);input clk;output 2:0 Q; reg 2:0 Q;always (posedge clk)beginif(Q=5) Q<=0;else Q<=Q+1;endendmodule(2) 用Verilog HDL語言描述的譯碼模塊程序decode3_6.v如下:module decode3_6(D,Y);input 2:0 D;output 5:0 Y;reg 5:0 Y;always (D) begincase(D)0:Y=6b000001: 1:Y=6b000010:2:Y=6b000100: 3:Y=6b001000:4:Y=6b010000: 5:

10、Y=6b100000:default:Y=6b000000;endcaseendendmodule（3） 用Verilog HDL語言描述的七段顯示譯碼器程序decode.v如下:module decode(D,a,b,c,d,e,f,g);input 2:0 D;output a,b,c,d,e,f,g;reg a,b,c,d,e,f,g;always (D) begincase(D)0:a,b,c,d,e,f,g=7b1101101;1:a,b,c,d,e,f,g=7b1111110;2:a,b,c,d,e,f,g=7b1111110;3:a,b,c,d,e,f,g=7b1111001;4

11、:a,b,c,d,e,f,g=7b0110011;5:a,b,c,d,e,f,g=7b1111111;default:a,b,c,d,e,f,g=7b000000;endcaseendendmodule數(shù)碼管掃描電路及顯示（四）數(shù)字頻率計(jì)設(shè)計(jì)1） 實(shí)驗(yàn)?zāi)康?（1） 了解數(shù)字頻率計(jì)的基本構(gòu)成及工作原理。（2） 掌握數(shù)字頻率計(jì)的設(shè)計(jì)方法。（3） 掌握自頂向下的數(shù)字系統(tǒng)設(shè)計(jì)方法，體會(huì)其優(yōu)越性。2） 實(shí)驗(yàn)內(nèi)容（1） 用Verilog HDL語言設(shè)計(jì)出數(shù)字頻率計(jì)的控制電路，進(jìn)行仿真驗(yàn)證，并生成符號(hào)。（2） 用圖形法設(shè)計(jì)出4位數(shù)字頻率計(jì)，進(jìn)行仿真驗(yàn)證。3） 設(shè)計(jì)示例控制模塊：鎖存模塊主電路圖：掃描電路：數(shù)字頻率計(jì)：（五）個(gè)人體會(huì)：通過這幾周的實(shí)驗(yàn)，我又學(xué)會(huì)了一些新的軟件的使用，記得第一節(jié)課的時(shí)候，大家都不會(huì)，然后一步步跟著老師做，可能還趕不上，互相討論著，當(dāng)時(shí)有一個(gè)同學(xué)做出了結(jié)果，大家都爭(zhēng)著搶著去看去問，我覺得還是很好玩的一件事。雖然每節(jié)課都是推遲半小時(shí)下課，但是大家并沒有什么異議，反而比較在乎的是有沒有做出結(jié)果。我想大三和大一、大二的心境還是很不一樣的。大家也多多意識(shí)到專業(yè)知識(shí)的重要性了。這次實(shí)驗(yàn)最后有次測(cè)驗(yàn)，我們都認(rèn)真準(zhǔn)備了，