數(shù)電試題庫(kù)試卷1

1、1將二進(jìn)制數(shù)化為等值的十進(jìn)制和十六進(jìn)制：(1100101)2=( 101)10 =(65)162寫出下列二進(jìn)制數(shù)的原碼和補(bǔ)碼：(-1011)2=( 11011)原=( 10101)補(bǔ)3輸出低電平有效的3線 8線譯碼器的輸入為110時(shí),其8個(gè)輸出端的電平依次為 10111111 。 4寫出J、K觸發(fā)器的特性方程： ；5. TTL集電極開路門必須外接_上拉電阻_才能正常工作。1余3碼10001000對(duì)應(yīng)的8421碼為（A ）。A01010101 B.10000101 C.10111011 D.111010112.使邏輯函數(shù)為0的邏輯變量組合為( D ) A. ABC=000 B. ABC=010

2、C. ABC=011 D. ABC=1103標(biāo)準(zhǔn)或-與式是由（ C ）構(gòu)成的邏輯表達(dá)式。 A與項(xiàng)相或 B. 最小項(xiàng)相或 C. 最大項(xiàng)相與 D.或項(xiàng)相與 4. 由或非門構(gòu)成的基本R、觸發(fā)器，則其輸入端R、S應(yīng)滿足的約束條件為（B）。. R+S= . RS=. R+S=.RS=5一個(gè)8選一數(shù)據(jù)選擇器的地址輸入端有（C ）個(gè)。A.1 B.2 C.3 D.86RAM的地址線為16條，字長(zhǎng)為32，則此RAM的容量為（ D ）。 A16×32 位 B. 16K×32位 C. 32K×32位 D.64K×32位7要使JK觸發(fā)器在時(shí)鐘作用下的次態(tài)與現(xiàn)態(tài)相反，JK端取值應(yīng)

3、為（D ）。AJK=00 B. JK=01 C. JK=10 D. JK=11 8. 用個(gè)觸發(fā)器可以記憶（D ）種不同狀態(tài) A8B16C128D2569. 多諧振蕩器可以產(chǎn)生下列哪種波形( B )A.正弦波 B.矩形脈沖 C.三角波D.鋸齒波10輸出在每個(gè)時(shí)鐘周期翻轉(zhuǎn)一次的觸發(fā)器是（ A ）。A. T 觸發(fā)器 B. T觸發(fā)器 C. D觸發(fā)器 D. JK觸發(fā)器11.對(duì)于CMOS的與非門，若其一個(gè)輸入端不用時(shí)，最好應(yīng)該如何處理？（ C ）A. 接地 B. 懸空 C. 通過(guò)電阻接電源 D. 以上都可12. 當(dāng)TTL與非門的輸入端懸空時(shí)相當(dāng)于輸入為( B )13. 在下列電路中,只有( C )屬于組合

4、邏輯電路.A. 觸發(fā)器 B. 計(jì)數(shù)器 C.數(shù)據(jù)選擇器 D.寄存器.14. 數(shù)碼管的每個(gè)顯示線段是由( B )構(gòu)成的.A.燈絲 B.發(fā)光二極管 C.發(fā)光三極管 D.熔絲.15邏輯函數(shù)F=AB和G=AB滿足關(guān)系（ A ）。A. F=G´ B. F=G´+1 C. F´=G´ D. F=G 16下列四種類型的邏輯門中，可以用（ D ）實(shí)現(xiàn)三種基本運(yùn)算。A. 與門 B. 或門C. 非門 D. 與非門17 邏輯函數(shù)F(A,B,C)=m(1,2,3,6);G(A,B,C)= m(0,2,3,4,5,7)則F和G相“與”的結(jié)果是（ A ）。Am2+m3 B 1 C A

5、´+B D A+B18. 某移位寄存器的時(shí)鐘脈沖頻率為100KHZ，欲將存放在該寄存器中的數(shù)左移4位，完成該操作需要（ B ）時(shí)間。A.10s B.40s C.100sD.400ms19 將D觸發(fā)器改造成T觸發(fā)器，圖1所示電路中的虛線框內(nèi)應(yīng)是（D ）。 A. 或非門 B. 與非門 C. 異或門 D. 同或門208位DAC轉(zhuǎn)換器，設(shè)轉(zhuǎn)換系數(shù)k=0.05, 數(shù)字01000001轉(zhuǎn)換后的電壓值為（B）V。.0.05 B.3.25 C.6.45 D. 0.41. (93.75)10=( 5D.C )162. 寫出函數(shù)F=A+(BC´+(CD) ´) ´的反函數(shù)

6、F´=A´C´+(AD) ´ 。4. 對(duì)共陽(yáng)接法的發(fā)光二極管數(shù)碼顯示器，應(yīng)采用_低_電平驅(qū)動(dòng)的七段顯示譯碼器。5輸出低電平有效的二 十進(jìn)制譯碼器的輸入為0110時(shí),其輸出端的電平為 1110111111 。7. 一個(gè)時(shí)序電路，在時(shí)鐘作用下,狀態(tài)變化是000-010-011-001-101-110-010-011-001-101-110-010-011.，作為計(jì)數(shù)器，為_5_進(jìn)制計(jì)數(shù)器,還有_2_個(gè)偏離狀態(tài)。8. A/D轉(zhuǎn)換過(guò)程是通過(guò)取樣、保持、_量化_、編碼四個(gè)步驟完成的。9. 在256×4位RAM中，每個(gè)地址有_4_個(gè)存儲(chǔ)單元。1只有當(dāng)決定一

7、件事的幾個(gè)條件全部不具備時(shí)，這件事才不會(huì)發(fā)生，這種邏輯關(guān)系為( C )。A.與 B.與非 C.或 D.或非2與函數(shù)相等的表達(dá)式為（ C ）。A B C D3扇出系數(shù)是指邏輯門電路( C )。A. 輸入電壓與輸入電壓之間的關(guān)系數(shù)B. 輸出電壓與輸入電流之間的關(guān)系數(shù)C. 輸出端帶同類門的個(gè)數(shù)D. 輸入端數(shù)4 TTL與非門多余端的處理,不能將它們( D )。A.與有用輸入端連在一起 B.懸空 C.接正電源 D.接地5一個(gè)8選一數(shù)據(jù)選擇器的地址輸入端有（ C ）個(gè)。A.1 B.2 C.3 D.86為實(shí)現(xiàn)將JK觸發(fā)器轉(zhuǎn)換為D觸發(fā)器，應(yīng)使（ A ）。A. J=D，K=D´ B. K=D，J=D&

8、#180; C. J=K=D D. J=K=D´7同步時(shí)序電路和異步時(shí)序電路的差異在于后者( B )A.沒(méi)有觸發(fā)器B.沒(méi)有統(tǒng)一的時(shí)鐘脈沖控制C.沒(méi)有穩(wěn)定狀態(tài)D.輸出只與內(nèi)部狀態(tài)有關(guān)8四級(jí)移位寄存器,現(xiàn)態(tài)為0111，經(jīng)右移一位后其次態(tài)為（A ）。A.0011或者1011 B.1111或者1110 C.1011或者1110 D.0011或者11119為把50HZ正弦波變換成周期性矩形波,應(yīng)選用( A )。A. 施密特觸發(fā)器 B.單穩(wěn)態(tài)觸發(fā)器 C. 多諧振蕩器 D.譯碼器10要構(gòu)成容量為1K×8的RAM，需要（ A ）片容量為256×4的RAM。A.8 B.4 C.64

9、D.321如果采用二進(jìn)制代碼為200份文件順序編碼，最少需用 8 位。2和二進(jìn)制數(shù)（1010.01）2等值的十進(jìn)制數(shù)為 10.25 。3二進(jìn)制數(shù)（+0000110）2的原碼為 00000110、反碼為 00000110 補(bǔ)碼為 00000110 。4邏輯函數(shù)式A0的值為 A 。5邏輯函數(shù)式Y(jié) = A BC + AC + BC的最小項(xiàng)之和的形式為 ABC+ABC+ABC+ABC+ABC 。 6. 組合邏輯電路的特點(diǎn)是 任何時(shí)刻的輸出只由當(dāng)時(shí)的輸入決定，與電路的其它狀態(tài)無(wú)關(guān) 。7若存儲(chǔ)器的容量為512K×8位，則地址代碼應(yīng)取 19 位。8D/A轉(zhuǎn)換器的主要技術(shù)指標(biāo)是轉(zhuǎn)換精度和 轉(zhuǎn)換速度

10、。1邏輯代數(shù)中的三種基本運(yùn)算指（ C ）。 (a)加、減運(yùn)算 (b)乘、除運(yùn)算 (c)與、或、非運(yùn)算 (d)優(yōu)先級(jí)運(yùn)算2若兩個(gè)邏輯式相等，則它們的對(duì)偶式（ D ）。 (a)不一定相等 (b)可能為0 (c) 可能為1 (d) 一定相等3.正邏輯的高電平表示為（ B ）。 (a) 0 (b)1 (c)原變量 (d)反變量4三態(tài)門電路的輸出可以為高電平、低電平及（C ）。 (a)0 (b)1 (c)高阻態(tài) (d)導(dǎo)通狀態(tài)5隨著計(jì)數(shù)脈沖的不斷輸入而作遞增計(jì)數(shù)的計(jì)數(shù)器稱為（ A ）。 (a)加法計(jì)數(shù)器 (b)減法計(jì)數(shù)器 (c)可逆計(jì)數(shù)器 (d)加/減計(jì)數(shù)器一、 填空題（每空1分，共20分）：1尋址容量

11、為2K×8的RAM需要 11 根地址線。2 （-42）10的反碼為 11010101 ；（+42）10的補(bǔ)碼為 00101010 。（用8位二進(jìn)制表示）3圖（1）為8線-3線優(yōu)先編碼器，優(yōu)先權(quán)最高的是 ，當(dāng)同時(shí)輸入、時(shí)，輸出= 100 。 4一個(gè)8位D/A轉(zhuǎn)換器的最小輸出電壓增量為0.02V，當(dāng)輸入代碼為10000111時(shí)，輸出電壓為 2.7V 。5Y=：在 B=C=1 條件下，可能存在 0 型冒險(xiǎn)。6（84）10=（ 1010100 ）2=（ 54 ）16=（ 10000100 ）8421BCD碼7A1 = A ；A0 = A 。8對(duì)n個(gè)變量來(lái)說(shuō)，最小項(xiàng)共有 2N 個(gè)；所有的最小項(xiàng)

12、之和恒為 1 。9用TTL門電路驅(qū)動(dòng)CMOS門電路必須考慮 電壓是否匹配 問(wèn)題。10已知施密特觸發(fā)器的電壓傳輸特性曲線如圖（2）所示： 圖（1） 圖（2）則該施密特觸發(fā)器的UT+= 7V 、UT-= 3V 、UT= 4V ；是 同相 （同相還是反相）施密特觸發(fā)器。二、判斷題（對(duì)的打，錯(cuò)的打×；每小題1分，共10分）：（ 0 ）1、對(duì)于或門、或非門電路不用的輸入端都可以通過(guò)一個(gè)電阻接地。（ 1 ）2、轉(zhuǎn)換精度和轉(zhuǎn)換速度是衡量ADC和DAC性能優(yōu)劣的主要標(biāo)志。（ 0 ）3、把一個(gè)5進(jìn)制計(jì)數(shù)器與一個(gè)10進(jìn)制計(jì)數(shù)器級(jí)聯(lián)可得到15進(jìn)制計(jì)數(shù)器。（ 1 ）4、優(yōu)先編碼器只對(duì)同時(shí)輸入的信號(hào)中的優(yōu)先級(jí)

13、別最高的一個(gè)信號(hào)編碼。（ 0 ）5、若逐次逼近型ADC的輸出為8位，設(shè)時(shí)鐘脈沖頻率為1MHz，則完成一次轉(zhuǎn)換操作需要8us。（ 1 ）6、施密特觸發(fā)器的回差越大，電路的抗干擾能力超強(qiáng)，但電路的觸發(fā)靈敏度將越低。（ 0 ）7、數(shù)值比較器、寄存器都是組合邏輯電路。（ 0 ）8、若TTL門電路和CMOS門電路的電源電壓都為5V，則它們的輸出電壓幅度也相等。（ 1 ）9、雙積分ADC具有抗干擾能力強(qiáng)、穩(wěn)定性好，但轉(zhuǎn)換速度慢的特點(diǎn)。（ 0 ）10、單穩(wěn)態(tài)觸發(fā)器的分辨時(shí)間Td，由外加觸發(fā)脈沖決定。1若將一個(gè) JK觸發(fā)器變成一位二進(jìn)制計(jì)數(shù)器，則（ 4 ）。（1）J=K=0 （2）J=0、K=1 （3）J=1

14、、K=0 （4）J=K=12有一組合邏輯電路，包含7個(gè)輸入變量，7個(gè)輸出函數(shù)，用一個(gè)PROM實(shí)現(xiàn)時(shí)應(yīng)采用的規(guī)格是（ 3 ）。(1)64´8 (2) 256´4 (3) 256´8 (4) 1024´83在異步六進(jìn)制加法計(jì)數(shù)器中，若輸入CP脈沖的頻率為36kHz，則進(jìn)位輸出CO的頻率為（ 3 ）。（1）18kHz （2）9kHz （3）6kHz （4）4kHz 4要構(gòu)成容量為1K×8的RAM，需要（ 2 ）片容量為256×4的RAM。（1）4 （2）8 （3）16 （4）325若某模擬輸入信號(hào)含有200Hz、600Hz、1KHz、3KH

15、z等頻率的信號(hào)，則該ADC電路的采樣頻率應(yīng)大于等于（ 4 ）。（1）400Hz （2）1.2KHz （3）2KHz （4）6KHz 6N個(gè)觸發(fā)器可以構(gòu)成能寄存（ 2 ）位二進(jìn)制數(shù)碼的寄存器。(1) N-1 (2) N (3) N+1 (4) 2N7時(shí)鐘為1MHz的移位寄存器，串行輸入數(shù)據(jù)經(jīng)8us后到達(dá)串行輸出端，則該寄存器的位數(shù)為（ 2 ）。（1）3 （2）4 （3）5 （4）68若接通電源后能自動(dòng)產(chǎn)生周期性的矩形脈沖信號(hào)，則可選擇（ 3 ）。（1）施密特觸發(fā)器 2）單穩(wěn)態(tài)觸發(fā)器 （3）多諧振蕩器 （4）T觸發(fā)器9一個(gè)四位二進(jìn)制加法計(jì)數(shù)器的起始值為0110，經(jīng)過(guò)30個(gè)時(shí)鐘脈沖作用之后的值為（

16、1 ）。（1）0100 （2）0101 （3）0110 （4）0111 10正邏輯的“0”表示（4 ）。（1） 0 V （2）+5 V （3）高電平 （4）低電平二、 填空題（每空1分，共20分）：1石英晶體多諧振蕩器的振蕩頻率為： 石英晶體的固有諧振頻率 2（46）10=（ 101110 ）2=（ 2E ）16=（ 1000110 ）8421BCD碼3圖（1）為8線-3線優(yōu)先編碼器，優(yōu)先權(quán)最高的是 I7 ，當(dāng)同時(shí)輸入、時(shí)，輸出= 010 。4用CMOS門電路驅(qū)動(dòng)TTL門電路必須考慮 電流是否匹配 問(wèn)題。5一個(gè)雙輸入端的TTL與非門和一個(gè)雙輸入端的CMOS與非門，它們的輸入端均是一端接高電平，

17、另一端通過(guò)一個(gè)10kW的電阻接地，則TTL與非門輸出為 低電平 ，CMOS與非門輸出為 高電平 。6（+35）10的反碼為 00100011 ；（-35）10的補(bǔ)碼為 11011101 。（用8位二進(jìn)制表示）7Y=：在 B=C=0 條件下，可能存在 1 型冒險(xiǎn)。10已知施密特觸發(fā)器的電壓傳輸特性曲線如圖（2）所示： 圖（1） 圖（2）則該施密特觸發(fā)器的UT+= 6V 、UT-= 2V 、UT= 4V ；是 反相 （同相還是反相）施密特觸發(fā)器。三、 判斷題（對(duì)的打，錯(cuò)的打×；每小題1分，共10分）：（ 1 ）1、普通的邏輯門電路的輸出端不可以并聯(lián)在一起，否則可能會(huì)損壞器件。（ 0 ）2

18、、單穩(wěn)態(tài)觸發(fā)器的輸出脈寬是指暫穩(wěn)態(tài)的持續(xù)時(shí)間，它由外加觸發(fā)脈沖決定。（ 0 ）3、門電路的噪聲容限越小，抗干擾能力越強(qiáng)。（ 0 ）4、共陰接法發(fā)光二極管數(shù)碼顯示器需選用有效輸出為低電平的七段顯示譯碼器來(lái)驅(qū)動(dòng)。（ 1 ）5、雙積分ADC具有抗干擾能力強(qiáng)、穩(wěn)定性好，但轉(zhuǎn)換速度慢的特點(diǎn)。（ 0 ）6、尋址容量為8K×4的RAM需要10根地址線。（ 1 ）7、格雷碼具有任何相鄰碼只有一位碼元不同的特性。（ 1 ）8、轉(zhuǎn)換精度和轉(zhuǎn)換速度是衡量ADC和DAC性能優(yōu)劣的主要標(biāo)志。（ 1 ）9、若逐次逼近型ADC的輸出為8位，設(shè)時(shí)鐘脈沖頻率為1MHz，則完成一次轉(zhuǎn)換操作需要10us。（ 0 ）10、

19、存放CMOS電路的容器可以是任意材料制成的。1組合邏輯電路輸入端信號(hào)同時(shí)向相反方向變化時(shí)，其輸出端（ 2 ）。（1）一定輸出尖峰脈沖 （2） 有可能輸出尖峰脈沖（3）尖峰脈沖不可以控制 （4） 都不是 2三極管作為開關(guān)使用時(shí)主要工作在（ 4 ）。（1）飽和區(qū)、放大區(qū) （2） 擊穿區(qū)、截止區(qū)（3）放大區(qū)、擊穿區(qū) （4） 飽和區(qū)、截止區(qū) 3某ADC電路的全量程為10V，為了獲得分辨率為10mV，則該電路的輸入數(shù)字量至少為（ 4 ）位。（1）7 （2）8 （3）9 （4）104利用PAL產(chǎn)生一組有4個(gè)輸入變量，3個(gè)輸出的組合邏輯函數(shù)，每個(gè)函數(shù)所包含與項(xiàng)的最大數(shù)是6個(gè)，則所選PAL的輸入端數(shù)，與項(xiàng)數(shù)，

20、以及輸出端數(shù)是（ 3 ）。（1）8，18，3 （2）4，18，3 （3）4，6，3 （4）8，6，3 5. 組合邏輯電路與時(shí)序邏輯電路的主要區(qū)別是 1 。（1） 任意時(shí)刻的輸出信號(hào)與前一時(shí)刻的電路狀態(tài)是否有關(guān) （2）是否包含門電路（3）輸入與輸出信號(hào)的個(gè)數(shù) （4）包含門電路的數(shù)量6要構(gòu)成容量為4K×8的RAM，需要 3 片容量為1K×2的RAM。（1）4 （2）8 （3）16 （4）327若輸入CP脈沖的頻率為10kHz，通過(guò)某計(jì)數(shù)器后輸出信號(hào)的頻率為1kHz；則該計(jì)數(shù)器的模為（ 3 ）。（1）4 （2）8 （3）10 （4）12 8. 邏輯函數(shù)F(A,B,C) = B +

21、 AC的最小項(xiàng)之和標(biāo)準(zhǔn)表達(dá)式為（ 1 ）。（1） F = (1,2,3,6,7) （2） F = (1,2,4,6,7)（3） F = (1,2,5,6,7) （4） F = (1,2,4,5,7)9時(shí)鐘為1MHz的移位寄存器，串行輸入數(shù)據(jù)經(jīng)8us后到達(dá)并行輸出端，則該寄存器的位數(shù)為（ 3 ）。（1）4 （2）6 （3）8 （4）1010當(dāng)T觸發(fā)器T=1時(shí),觸發(fā)器具有 2 功能。（1）保持 （2）計(jì)數(shù) （3）禁止 （4）預(yù)置位一、填空題（每空1分，共10分）1、（1011.101）2=（11.625 ）10=（BA ）16。 2、已知函數(shù)，則F的與非-與非表達(dá)式為（ ），與或非表達(dá)式為（ ）。

22、 4、OC門工作時(shí)的條件是（ 外接電源和上拉電阻 ）。 5、對(duì)于JK觸發(fā)器，若，則可構(gòu)成（T ）觸發(fā)器；若，則可構(gòu)成（ D ）觸發(fā)器。二、選擇題（每題2分，共30分） （1-10為單項(xiàng)選擇題） 1、函數(shù)與（C）A、互為反函數(shù) B、互為對(duì)偶式 C、相等 D、以上都不對(duì) 2、硅二極管導(dǎo)通和截止的條件是（C）A、V0.7VV0.5VB、V0.5V0.7VC、V0.7VV0.7V D、V0.5VV0.5V3、標(biāo)準(zhǔn)與或式是由（D）構(gòu)成的邏輯表達(dá)式A、最大項(xiàng)之和 B、最小項(xiàng)之積C、最大項(xiàng)之積 D、最小項(xiàng)之和4、為實(shí)現(xiàn)F=ABCD，下列電路接法正確的是（ B ） A B C D5、下列電路中屬于組合邏輯電路

23、的是（ C ）A、觸發(fā)器 B、計(jì)數(shù)器 C、數(shù)據(jù)選擇器 D、寄存器6、RS觸發(fā)器的約束條件是（A ）A、RS=0 B、R+S=1 C、RS=1 D、R+S=07、用觸發(fā)器設(shè)計(jì)一個(gè)17進(jìn)制的計(jì)數(shù)器所需觸發(fā)器的數(shù)目是（D ）A、2 B、3 C、4 D、58、多諧振蕩器可產(chǎn)生的波形是（ B ） A、正弦波 B、矩形脈沖 C、三角波 D、鋸齒波9、要構(gòu)成容量為4Kx8的RAM，需容量為256x4的RAM（C ） A、2個(gè) B、4個(gè) C、32個(gè) D、8個(gè)10、下來(lái)不屬于模數(shù)轉(zhuǎn)換步驟的是（ C ） A、采樣 B、保持 C、濾波 D、編碼（11-15為多項(xiàng)選擇題）11、下列說(shuō)法中不正確的是(BCD ) A、已

24、知邏輯函數(shù)A+B=AB，則A=B B、已知邏輯函數(shù)A+B=A+C，則B=C C、已知邏輯函數(shù)AB=AC，則B=C D、已知邏輯函數(shù)A+B=A，則B=112、以下代碼中為無(wú)權(quán)碼的是（ BC ）A、8421BCD碼 B、余三碼 C、格雷碼 D、5421碼13、TTL與非門的輸入端懸空時(shí)相當(dāng)于輸入為（ AC ）A、邏輯1 B、邏輯0 C、高電平 D、低電平14、D/A轉(zhuǎn)換器主要的技術(shù)指標(biāo)有（ ABD ） A、分辨率 B、轉(zhuǎn)換誤差 C、轉(zhuǎn)換精度 D、轉(zhuǎn)換速度15、存儲(chǔ)器的擴(kuò)展方式有（ AB ） A、位擴(kuò)展 B、字?jǐn)U展 C、字節(jié)擴(kuò)展 D、雙字?jǐn)U展一、填空題（每空1分，共10分）1、（12.7）10=（1

25、100.1011 ）2（小數(shù)點(diǎn)后面取4位有效數(shù)字）=（ C.B ）162、如圖所示的可編程邏輯陣列電路中，Y1=（ ），Y2=（ ）。3、 TS門輸出的三種狀態(tài)為 高電平，低電平，高阻態(tài)4、 4、對(duì)于JK觸發(fā)器，若，則構(gòu)成（ D ）觸發(fā)器，若=1，則構(gòu)成（ T ）觸發(fā)器。5、若ROM具有10條地址線和8條數(shù)據(jù)線，則存儲(chǔ)容量為（ 8K ）位，可以存儲(chǔ)（ 1024 ）字節(jié)。二、選擇題（每題2分，共30分） （1-10為單項(xiàng)選擇題）1、對(duì)TTL門電路，如果輸入端懸空則其等效為（A ）A、邏輯1 B、邏輯0 C、接地 D、任意選擇2、n個(gè)變量可以構(gòu)成（C）個(gè)最小項(xiàng)A、nB、2nC、2nD、2n3、8位

26、DAC轉(zhuǎn)換器，設(shè)轉(zhuǎn)換系數(shù)k=0.05, 數(shù)字01000001轉(zhuǎn)換后的電壓值為（B）V。A、0.05 B、3.25 C、6.45 D、 0.44、標(biāo)準(zhǔn)與或式是由（D）構(gòu)成的邏輯表達(dá)式A、最大項(xiàng)之和 B、最小項(xiàng)之積C、最大項(xiàng)之積 D、最小項(xiàng)之和5、邏輯函數(shù)F(A,B,C)=m(1,2,3,6);G(A,B,C)= m(0,2,3,4,5,7)則F和G相“與”的結(jié)果是（ A ）。A、m2+m3 B、1 C、 D、A+B 6、下列電路中屬于組合邏輯電路的是（C ）A、觸發(fā)器 B、計(jì)數(shù)器 C、數(shù)據(jù)選擇器 D、寄存器 7、RS觸發(fā)器的約束條件是（ A ）A、RS=0 B、R+S=1 C、RS=1 D、R+

27、S=08、要構(gòu)成容量為4Kx8的RAM，需容量為256x4的RAM（ C ） A、2個(gè) B、4個(gè) C、32個(gè) D、8個(gè) 9、四位的移位寄存器,現(xiàn)態(tài)為0111,經(jīng)右移一位后其次態(tài)為（ A ）A.0011或者1011 B.1111或者1110 C.1011或者1110 D.0011或者111110、5個(gè)觸發(fā)器構(gòu)成的計(jì)數(shù)器最大的計(jì)數(shù)值為（C）A、5 B、10 C、32 D、25 （11-15為多項(xiàng)選擇題）11、已知，下列結(jié)果正確的是（AC ）A、 B、 C、 D、 12、欲使JK觸發(fā)器按Qn+1=Qn工作，可使JK觸發(fā)器的輸入端為以下哪幾種情況？（ABD ）A、J=K=0 B、J=Q,K= C、J=

28、,K=Q D、J=Q,K=0 13、關(guān)于PROM和PAL的結(jié)構(gòu)，以下敘述正確的是（AD ）A、PROM的與陣列固定，不可編程B、PROM與陣列、或陣列均不可編程C、PAL與陣列、或陣列均可編程 D、PAL的與陣列可編程14、下列屬于模數(shù)轉(zhuǎn)換步驟的是（ACD ） A、采樣 B、濾波 C、保持 D、量化15、D/A轉(zhuǎn)換的主要技術(shù)指標(biāo)有（ ACD ） A、分辨率 B、轉(zhuǎn)換精度 C、轉(zhuǎn)換誤差 D、轉(zhuǎn)換速度一、 填空（每空1分，共15分）：2十進(jìn)制數(shù)-14的反碼為 10001 ；補(bǔ)碼為 10010 。3數(shù)字電路中，存在回差電壓的電路是 施密特觸發(fā)電路 。5有一編碼器其輸入端是8個(gè)，則其輸出端為 3 。6

29、一個(gè)8位數(shù)的D/A它的分辨率是 1(28-1) 。7寫出下列觸發(fā)器特性方程： SR觸發(fā)器 Q= S +RQ ，SR=0（約束條件） ； JK觸發(fā)器 Q= JQ+KQ 。8三個(gè)JK觸發(fā)器構(gòu)成計(jì)數(shù)器，其最多有效狀態(tài)為 8 個(gè)；若要組成十進(jìn)制計(jì)數(shù)器，則需要 4 個(gè)觸發(fā)器，它的無(wú)效狀態(tài)有 6 個(gè)。二、判斷題：（每小題1分，共10分）（ 0 ）1、OC門和三態(tài)門均可實(shí)現(xiàn)“線與”功能。（1 ）2、余3碼 = 8421BCD碼 + 0011。（ 0 ）3、時(shí)序電路和組合電路都具有記憶性。 （1 ）4、一個(gè)模為2n的計(jì)數(shù)器也是一個(gè)2n進(jìn)制的分頻器。（ 0 ）5、最基本的數(shù)字邏輯關(guān)系是與非和或非。（0 ）6、計(jì)

30、數(shù)器和數(shù)字比較器同屬于時(shí)序邏輯電路。（ 1 ）7、移位寄存器必須是同步的時(shí)序邏輯電路。（ 1 ）8、由N個(gè)觸發(fā)器組成的寄存器只能寄存N個(gè)數(shù)碼。（ 0 ）9、TTL反相器輸入端懸空時(shí)，輸出端為高電平。（ 0 ）10、RAM是只讀存儲(chǔ)器的簡(jiǎn)稱。三、單選題（每小題1分，共10分）：1 可編程陣列邏輯PAL，其與邏輯陣列是（A ）， 或邏輯陣列是（ B ）。（A）可編程； （B）固定； （C）不確定。2下列所示觸發(fā)器中屬下降沿觸發(fā)的是（B ）。 （A） （B） （C）3如右圖所示CMOS電路，其邏輯功能是（ C )。 （A）CMOS異或門； （B）CMOS與非門； （C）CMOS或非門。 4十六路數(shù)據(jù)

31、選擇器應(yīng)有( B )選擇控制端。（A）2； （B）4； （C）6 ； （D）8。5如右圖真值表，B、C為輸入變量，則輸入與輸出變量是（ A ）。BCF001101011001（A）同或門；（B）異或門；（C）或非門。6在邏輯代數(shù)式F=AB中，若B=1，則F=（ C ）。 （A）F=0 ；（B）F=A；（C）F=A。7如右圖電路完成的是（ C ）功能。（A）計(jì)數(shù)器；（B）左移移位寄存器；（C）右移移位寄存器。8有一計(jì)數(shù)器，其狀態(tài)轉(zhuǎn)換圖如下所示，則該計(jì)數(shù)器（ B ）。（A）能自啟動(dòng)；（B）不能自啟動(dòng)；（C）不好判斷。9如右圖所示電路其輸出F=（C ）。 （A） （AB）+（CD） ； （B） （A

32、+B）（C+D） ； （C） （AB+CD） 。10在A/D轉(zhuǎn)換過(guò)程中，應(yīng)包含的步驟是（ A ）。 （A）采樣、量化、編碼； （B）保持、編碼、譯碼； （C）采樣、保持、譯碼。一、填空（每空1分，共15分）：2十進(jìn)制數(shù)-13反碼為 10010 ；補(bǔ)碼為 10011 。5 A/D轉(zhuǎn)換過(guò)程要經(jīng)過(guò)采樣 、保持、 量化 和 編碼 四個(gè)步驟完成。6三個(gè)D觸發(fā)器構(gòu)成計(jì)數(shù)器，最多有效狀態(tài)為 8 ；若要成十進(jìn)制計(jì)數(shù)器，則需要 4 個(gè)觸發(fā)器，它的無(wú)效狀態(tài)有 6 個(gè)。二、判斷題：（每小題1分，共10分）（0 ）1PAL邏輯器件的與陣列和或陣列均可編程。 （ 0 ）28421BCD碼 = 余3碼1100 。（ 1

33、）3TTL反相器輸入端懸空時(shí)，輸入端相當(dāng)于接高電平。（1 ）4一個(gè)模十的計(jì)數(shù)器也是一個(gè)十分頻器。（ 0 ）5OD門和三態(tài)門均可實(shí)現(xiàn)“線與”功能。（0 ）6計(jì)數(shù)器和數(shù)字比較器同屬于時(shí)序邏輯電路。（ 1 ）7數(shù)碼寄存器必須是同步的時(shí)序邏輯電路。（ 0 ）8將N個(gè)觸發(fā)器可構(gòu)成N進(jìn)制的扭環(huán)形計(jì)數(shù)器。（ 0 ）9N進(jìn)制編碼器的輸入與輸出端數(shù)目滿足n2n關(guān)系。（1 ）10ROM是只讀存儲(chǔ)器的簡(jiǎn)稱。三、選擇題：（每小題1分，共10分）1可編程邏輯陣列PLA中，PLA的與陣列是（ A ），或陣列是（ A ）。 （A）可編程 （B）固定 （C）不確定2已知某二變量輸入邏輯門的輸入 A、B及輸出Y的波形如下，試判斷其為何種邏輯門的功能。（ C ）Y（A）與非門；（B）或非門；（C）與門；（D）異或門。3十六路數(shù)據(jù)選擇器應(yīng)有( B )選擇控制端。（A）2； （