四選一選擇器

1、 實(shí) 驗(yàn) 報(bào) 告實(shí)驗(yàn)課程名稱(chēng) VHDL 四選一選擇器 年 級(jí) 電 技 111 專(zhuān) 業(yè) 電子科學(xué)與技術(shù) 學(xué)生姓名 周倫穩(wěn) 學(xué) 號(hào) 1107010086 2013年12月 4選1數(shù)據(jù)選擇器1·設(shè)計(jì)背景和設(shè)計(jì)方案1·1設(shè)計(jì)背景該設(shè)計(jì)是以數(shù)字電子技術(shù)為基礎(chǔ)，實(shí)現(xiàn)數(shù)據(jù)從四位數(shù)據(jù)中按照輸入的信號(hào)選中一個(gè)數(shù)，來(lái)實(shí)現(xiàn)所期望的邏輯功能。1·2設(shè)計(jì)方案用撥碼開(kāi)關(guān)作四位數(shù)據(jù)及兩位控制端的輸入，LED作輸出，通過(guò)撥碼開(kāi)關(guān)組成控制輸入端s1和s0不同組合，觀(guān)察LED與數(shù)據(jù)輸入端a,b,c,d的關(guān)系，驗(yàn)證四選一數(shù)據(jù)選擇器設(shè)計(jì)的正確性。使用邏輯門(mén)電路與、或、非的組合來(lái)表達(dá)4選1數(shù)據(jù)選擇器，通過(guò)

2、控制輸入的信號(hào)來(lái)控制輸出的信號(hào)值。其邏輯電路圖如下：其示意框圖如下：其中輸入數(shù)據(jù)端口為D0、D1、D2、D3，A、A為控制信號(hào)，Y為輸出。 令A(yù)A=“00”時(shí)，輸出Y=D0； 令A(yù)A=“01”時(shí)，輸出Y=D1； 令A(yù)A=“10”時(shí)，輸出Y=D2；令A(yù)A=“11 時(shí)，輸出Y=D3； 4 選 1 數(shù) 據(jù) 選 擇 器 D0 輸入 D 1 Y 數(shù)據(jù) D 2 D 3 A A真值表如下：輸入輸出D A1 A0 Y D0 0 0 D0D1 0 1 D1D2 1 0 D2 D3 1 1 D3 2·方案實(shí)施1）程序12·1·1設(shè)計(jì)思路 四選一多路選擇器設(shè)計(jì)時(shí)，定義輸入S為標(biāo)準(zhǔn)以?xún)?nèi)漏

3、記為STD_LOGIC,輸出的信號(hào)Z的數(shù)據(jù)類(lèi)型定義為2位標(biāo)準(zhǔn)邏輯矢量位STD_LOGIC_VECTOR( 1 DOWNTO 0 ).使用LIBRATY語(yǔ)句和USE語(yǔ)句，來(lái)打開(kāi)IEEE庫(kù)的程序包STD_LOGIC_1164.ALL。當(dāng)輸入信號(hào)時(shí)，程序按照輸入的指令來(lái)選擇輸出，例如輸入信號(hào)為“00”時(shí)，將a的值給z，進(jìn)而輸出z的值，輸入信號(hào)為“11”是，將a的值給z，進(jìn)而輸出z的值。若輸入信號(hào)是已經(jīng)定義的四個(gè)信號(hào)之外的值時(shí)（即當(dāng)IF條件語(yǔ)句不滿(mǎn)足時(shí)），輸出值為x，并將x的值給輸出信號(hào)z。這樣即可實(shí)現(xiàn)四選一數(shù)據(jù)選擇的功能。2·1·2程序LIBRARY IEEE;USE IEEE.

4、STD_LOGIC_1164.ALL;ENTITY mux41 isPORT (a,b,c,d :IN STD_LOGIC; s :IN STD_LOGIC_VECTOR(1 DOWNTO 0); z : OUT STD_LOGIC);END mux41;ARCHITECTURE one OF mux41 ISBEGIN PROCESS( s,a,b,c,d) BEGIN CASE s IS WHEN "00" => z <= a; WHEN "01" => z <= b; WHEN "10" => z

5、<= c; WHEN "11" => z <= d; WHEN OTHERS => z <=null; END CASE; END PROCESS;END one;2·1·3運(yùn)行結(jié)果 當(dāng)輸入信號(hào)“00”時(shí)，輸出信號(hào)z的值為a; 當(dāng)輸入信號(hào)“01”時(shí)，輸出信號(hào)z的值為b; 當(dāng)輸入信號(hào)“10”時(shí)，輸出信號(hào)z的值為c; 當(dāng)輸入信號(hào)“11”時(shí)，輸出信號(hào)z的值為d;2·1·4波形仿真及描述輸入：a 的波形周期為10ns,b的波形周期為5ns,c的波形周期為15ns,d的波形周期為8ns。s1的波形周期為5ns,s2

6、的波形周期為10ns。輸出：2）程序22·2·1設(shè)計(jì)思路定義6個(gè)輸入信號(hào)，一個(gè)輸出信號(hào)，當(dāng)控制信號(hào)A=1時(shí)，muxval的值加1，即muxval=muxval+1;當(dāng)控制信號(hào)B=1時(shí)muxval的值加2，即muxval=muxval+2。當(dāng)輸入值為i0時(shí)，輸出q的值為0，當(dāng)輸入的值為i1時(shí)，輸出q的值為1，當(dāng)輸入值為i2時(shí)，輸出q的值為2，當(dāng)輸入值為i3時(shí)，輸出q的值為3。2·2·2程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux41 ISPORT ( i0,i1,i2,i3,a,b : IN S

7、TD_LOGIC; q : OUT STD_LOGIC );ENS mux4;ARCHITECTURE b_mux4 OF mux4 ISBEGINProcess ( i0,i1,i2,i3,a,b )Variable muxval : integer rang 7 downto 0;Begin muxval :=0;if ( a = '1' ) then muxval : muxval + 1; end if;if ( b = '1' ) then muxval : muxval + 2; end if;case muxval is when 0 = > q < = i0; when 1 = > q < = i1; when 2 = > q < = i2; when 3 = > q < = i3; When others = > null;end case;end process;END b_mux4;2·2·3運(yùn)行結(jié)果當(dāng)輸入信號(hào)“00”時(shí)，輸出信號(hào)z的值為i0; 當(dāng)輸入信號(hào)“01”時(shí)，輸出信號(hào)z的值為i1; 當(dāng)輸入信號(hào)“10”時(shí)，輸出信號(hào)z的值為i2; 當(dāng)輸入信號(hào)“11”時(shí)，輸出信號(hào)z的值為i3;2·2·4波形仿真及