USB芯片CY7C68013使用

1、CY7C68013芯片使用圖1 CY7C68013內(nèi)部構(gòu)造v CY7C68013特點：Ø 支持USB2.0，內(nèi)部包括USB2.0收發(fā)器、串行接口引擎（SIE）以及增強型51內(nèi)核；Ø 靈活配置，可“軟配置”RAM，取代了傳統(tǒng)51的RAM和ROM，程序可以通過以下方式下載：通過USB口下載；通過外部E2PROM裝載；外界存儲設(shè)備（僅128引腳支持）Ø 模式靈活，可設(shè)置為主從模式，主模式下可對外部FIFO、存儲器、ATAn接口設(shè)備進行高速讀寫操作，從模式下外部主控器（例如DSP、MCU）可把GPIF端口當作FIFO進行高速讀寫操作。Ø 支持與外設(shè)通過并行8位或

2、者16位總線傳輸v 硬件連接方式在Slave FIFO方式下，外部邏輯與FX2的連接信號圖如下：圖1 從模式下的硬件連接IFCLK：FX2輸出的時鐘，可做為通訊的同步時鐘；FLAGA，F(xiàn)LAGB，F(xiàn)LAGC，F(xiàn)LAGD：FX2輸出的FIFO狀態(tài)信息，如滿，空等；SLCS：FIFO的片選信號，外部邏輯控制，當SLCS輸出高時，不可進行數(shù)據(jù)傳輸；SLOE：FIFO輸出使能，外部邏輯控制，當SLOE無效時，數(shù)據(jù)線不輸出有效數(shù)據(jù)；SLRD：FIFO讀信號，外部邏輯控制，同步讀時，F(xiàn)IFO指針在SLRD有效時的每個IFCLK的上升沿遞增，異步讀時，F(xiàn)IFO讀指針在SLRD的每個有效無效的跳變沿時遞增；S

3、LWR：FIFO寫信號，外部邏輯控制，同步寫時，在SLWR有效時的每個IFCLK的上升沿時數(shù)據(jù)被寫入，F(xiàn)IFO指針遞增，異步寫時，在SLWR的每個有效無效的跳變沿時數(shù)據(jù)被寫入，F(xiàn)IFO寫指針遞增；PKTEND：包結(jié)束信號，外部邏輯控制，在正常情況下，外部邏輯向FX2的FIFO中寫數(shù)，當寫入FIFO端點的字節(jié)數(shù)等于FX2固件設(shè)定的包大小時，數(shù)據(jù)將自動被打成一包進行傳輸，但有時外部邏輯可能需要傳輸一個字節(jié)數(shù)小于FX2固件設(shè)定的包大小的包，這時，它只需在寫入一定數(shù)目的字節(jié)后，聲明此信號，此時FX2硬件不管外部邏輯寫入了多少字節(jié)，都自動將之打成一包進行傳輸；FD15:0：數(shù)據(jù)線；FIFOADR1:0：

4、選擇四個FIFO端點的地址線，外部邏輯控制。v 相應(yīng)的讀寫時序：Ø 同步Slave FIFO寫同步Slave FIFO寫的標準連接圖如下：同步Slave FIFO寫的標準時序如下：IDLE：當寫事件發(fā)生時，進狀態(tài)1；狀態(tài)1：使FIFOADR1:0指向IN FIFO，進狀態(tài)2；狀態(tài)2：如FIFO滿，在本狀態(tài)等待，否則進狀態(tài)3；狀態(tài)3：驅(qū)動數(shù)據(jù)到數(shù)據(jù)線上，使SLWR有效，持續(xù)一個IFCLK周期，進狀態(tài)4；狀態(tài)4：如需傳輸更多的數(shù)，進狀態(tài)2，否則進狀態(tài)IDLE。狀態(tài)跳轉(zhuǎn)示意圖如下：幾種情況的時序圖示意如下（FULL，EMPTY，SLWR，PKTEND均假定低有效）：圖示FIFO中本來沒有數(shù)

5、據(jù)，外部邏輯寫入第一個數(shù)據(jù)時的情況。圖示假定FX2設(shè)定包大小為512字節(jié)，外部邏輯向FIFO端點中寫入的數(shù)據(jù)達512字節(jié)時的情況。此時FX2硬件自動將已寫入的512字節(jié)打成一包準備進行傳輸，這個動作就和在普通傳輸中，F(xiàn)X2固件向FIFO端點中寫入512字節(jié)后，把512這個數(shù)寫入EPxBC中一樣，只不過這個過程是由硬件自動完成的。在這里可以看出“FX2固件不參與數(shù)據(jù)傳輸過程”的含義了。外部邏輯只須按上面的時序圖所示的時序向FIFO端點中一個一個字節(jié)（或字）地寫數(shù)，寫到一定數(shù)量，F(xiàn)X2硬件自動將數(shù)據(jù)打包傳輸，這一切均不需固件的參與，由此實現(xiàn)高速數(shù)據(jù)傳輸。圖示的是FIFO端點被寫滿時的情況。下圖是同

6、步Slave FIFO寫入時序：同步Slave FIFO寫入時序邏輯時序設(shè)計中，數(shù)據(jù)應(yīng)該在IFCLK上升沿寫入。同時注意SLWR、DATA之間的時序關(guān)系。Ø 同步Slave FIFO讀：同步Slave FIFO讀的標準連接圖如下：同步Slave FIFO讀的標準時序如下：IDLE：當讀事件發(fā)生時，進狀態(tài)1；狀態(tài)1：使FIFOADR1:0指向OUT FIFO，進狀態(tài)2；狀態(tài)2：使SLOE有效，如FIFO空，在本狀態(tài)等待，否則進狀態(tài)3；狀態(tài)3：從數(shù)據(jù)線上讀數(shù)，使SLRD有效，持續(xù)一個IFCLK周期，以遞增FIFO讀指針，進狀態(tài)4；狀態(tài)4：如需傳輸更多的數(shù)，進狀態(tài)2，否則進狀態(tài)IDLE。狀

7、態(tài)跳轉(zhuǎn)示意圖如下：單個和突發(fā)讀取時序：SLAVE FIFO 同步讀取序列和時序圖Slave FIFO同步事件序列圖從上圖所示，F(xiàn)PGA應(yīng)該在IFCLK上升沿處采集數(shù)據(jù)。Ø 異步Slave FIFO寫：異步Slave FIFO寫的標準連接圖如下：異步Slave FIFO寫的標準時序如下：IDLE：當寫事件發(fā)生時，進狀態(tài)1；狀態(tài)1：使FIFOADR1:0指向IN FIFO，進狀態(tài)2；狀態(tài)2：如FIFO滿，在本狀態(tài)等待，否則進狀態(tài)3；狀態(tài)3：驅(qū)動數(shù)據(jù)到數(shù)據(jù)線上，使SLWR有效，再無效，以使FIFO寫指針遞增，進狀態(tài)4；狀態(tài)4：如需傳輸更多的數(shù)，進狀態(tài)2，否則進狀態(tài)IDLE。狀態(tài)跳轉(zhuǎn)示意圖如

8、下：幾種情況的時序圖示意如下（FULL，EMPTY，SLWR，PKTEND均假定低有效）：圖示FIFO中本來沒有數(shù)據(jù)，外部邏輯寫入第一個數(shù)據(jù)時的情況。Slave FIFO 異步寫時序數(shù)據(jù)必須在SLWR解除沿前Tsfd出現(xiàn)在總線上，當SLWR上升沿時，數(shù)據(jù)將被寫進FIFO中，同時更新FIFO的指針。Ø 異步Slave FIFO讀：異步Slave FIFO讀的標準連接圖如下：異步Slave FIFO讀的標準時序如下：IDLE：當讀事件發(fā)生時，進狀態(tài)1；狀態(tài)1：使FIFOADR1:0指向OUT FIFO，進狀態(tài)2；狀態(tài)2：如FIFO空，在本狀態(tài)等待，否則進狀態(tài)3；狀態(tài)3：使SLOE有效，使SLRD有效，從數(shù)據(jù)線上讀數(shù)，再使SLRD無效，以遞增FIFO讀指針，再使SLOE無效，進狀態(tài)4；狀態(tài)4：如需傳輸更多的數(shù)，進狀態(tài)2，否則進狀態(tài)IDLE。狀態(tài)跳轉(zhuǎn)示意圖如下：幾種情況的時序圖示意如下（FULL，EMPTY，SLRD，SLOE均假定低有效）：圖示正常情況時的時序。Slave FIFO異步讀時序Data總線在SLRD下降沿時被觸發(fā)更新，有一定時間的延遲，所以采用異步讀取的方式，應(yīng)該在SLRD上升沿處采集數(shù)據(jù)。Ø 同步與異步讀寫的引腳差異：同步讀異步讀同步寫異步寫IFCLK