Intel 制程部分關鍵制造技術前瞻參考模板

1、Intel/IBM 22/15nm制程部分關鍵制造技術前瞻半導體特征尺寸正在向22/15nm的等級不斷縮小，傳統(tǒng)的平面型晶體管還能滿足要求嗎？有關這個問題，業(yè)界已經(jīng)討論了很久?，F(xiàn)在，決定半導體制造技術發(fā) 展方向的歷史拐點即將到來，盡管IBM和Intel兩大陣營在發(fā)展方式上會有各自不同的風格和路線，但雙方均已表態(tài)稱在15nm級別制程啟用全耗盡型晶體 管（FD:Fully Depleted）技術幾乎已成定局，同時他們也都已經(jīng)在認真考慮下一步要不要將垂直型晶體管(即立體結構晶體管)制造技術如三門晶體管，finFET等投入實用。據(jù)Intel的制程技術經(jīng)理Mark Bohr表示，Intel對部分耗盡型（

2、PD:Partliy Depleted）CMOS技術能否繼續(xù)沿用到15nm制程節(jié)點感到“非常悲觀”。但他同時表示，雖然只有SOI技術才可以在保留傳統(tǒng)平面晶體管結構的條件下應用FD技術；但是體硅制程也并非無可救藥，采用三門或者FinFET等立體晶體管結構技術，便可以在體硅或者SOI上滿足關鍵尺寸進一步縮小的需求，一樣也可以制造出FD MOSFET。Gartner的分析師Dean Freeman則表示，目前半導體業(yè)界所面臨的情況與1980年代非常類似，當時業(yè)界為了擺脫面臨的發(fā)展瓶頸，開始逐步采用CMOS技術來制造內存和邏輯芯片，從而開創(chuàng)了半導體業(yè)界的新紀元。柵極寬度不斷減小所帶來的負面效應越來越明

3、顯。首先,為了消除短通道效應，人們不得不向溝道中摻雜磷，硼等雜質元素，這便導致管子門限電壓Vt的上升，同時還降低了溝道中電子流動的速度，造成管子速度的下降。而且用來向溝道中摻雜雜質的離子注入工藝也存在很難控制的問題，很容易造成管子門限電壓過大等不良結果。1 / 8其次,傳統(tǒng)的SiGe PMOS硅應變技術也開始面臨瓶頸，在32nm制程節(jié)點中,漏源兩極中摻雜的鍺元素含量已經(jīng)占到了40%左右,很難再為溝道原子提供更高級別的應變.其三,柵極氧化物的厚度方面也將出現(xiàn)發(fā)展瓶頸問題.IBM研發(fā)中心的高管Bruce Doris表示,柵極氧化物厚度減薄的速度已經(jīng)跟不上柵極寬度縮小的步伐.其它一些平面型晶體管所面

4、臨的問題也將越來越難解決.工作電壓的不斷升高,使芯片的功耗控制變得越來越困難;而且關鍵尺寸的縮小還會導致漏/源極電阻的不斷增大.那么業(yè)界有什么策略來應對這些挑戰(zhàn)呢？Intel的戰(zhàn)略：22nm仍采用傳統(tǒng)技術，15nm可能轉向三門結構據(jù)Intel表示，在下一代22nm制程產(chǎn)品中，他們仍將繼續(xù)采用傳統(tǒng)基于體硅的平面型晶體管結構（此前曾有傳言稱 Intel會在22nm制程中轉向立體結構的三門晶體管技術），他們計劃于2011年底正式推出22nm制程技術。而在今年的9月份，Intel已經(jīng)展示過一款采用22nm制程技術制造的SRAM芯片，這種芯片的存儲密度為364Mb，內含29億個晶體管，并且采用了Inte

5、l第三代gate-last HKMG制程技術，門極絕緣層和金屬柵極的主要部分在制造工序的最后幾個工步制造成型，避開前面的高溫退火工步（45/32nm中使用的前代技術則只有金屬柵極才在最后幾個工步制造成型）。至于15nm制程節(jié)點，Bohr表示，Intel目前正在考慮在15nm制程節(jié)點上要采用哪些新的制程技術以滿足要求，他認為：“全耗盡技術對降低芯片的功耗非常有效。”不過 Intel目前也在考慮除此之外的多種可行性方案，比如是轉向三門晶體管技術(三門技術其實與IBM的雙門finFET同屬finFET型晶體管，但由于對手將其雙門技術命名為finFET，因此Intel便根據(jù)自己的finFET技術特點將

6、其命名為三門技術)，或者是轉向全耗盡+平面型晶體管技術等等。據(jù)Bohr表示，Intel會在六個月之內就15nm制程節(jié)點將采用哪一種新技術做出決定。此前據(jù)Intel前技術經(jīng)理Scott Thompson預計，Intel最終會選擇采用三門結構晶體管制程，而其它的廠商則會因為FinFET結構的制程工藝復雜性而對FinFET望而卻步。Scott Thompson現(xiàn)在的職位是在佛羅里達大學任教。按Intel的脾氣，他們一向對SOI工藝保持抗拒的態(tài)度。不過Bohr表示：“我們要找的是一種性價比最高的方案，不管是SOI或者其它的什么技術，只要某種技術能夠帶來額外的性能提升或較低的功耗，那么我們就會采用這些技

7、術?！盜BM陣營的戰(zhàn)略：22nm有可能轉向FD-ETSOI，15nm可能啟用finFET結構IBM陣營方面，與Intel不同，盡管有可能后延到15nm制程節(jié)點時間段，但IBM公司已經(jīng)開始考慮要在22nm制程節(jié)點便開始使用FD-SOI技術。IBM公司12月份曾經(jīng)展示了一種基于ETSOI（extremely thin SOI：超薄SOI）的FD-ETSOI工藝。這種工藝仍然基于傳統(tǒng)的平面型晶體管結構，不過這種工藝的SOI層厚度則非常薄，這樣便可以采用全耗盡工藝，能夠顯著減小短通道效應(SCE)的影響。ETSOI技術能將SOI層的厚度縮小到極低的水平，使用這種技術之后，22nm制程中的SOI層的厚度

8、僅有6.3nm，而傳統(tǒng)的SOI層厚度通常在 20nm以上，發(fā)展到15nm制程，SOI層的厚度還可以進一步被縮小到5nm左右。據(jù)IBM表示，盡管由Soitec公司提供，能用于制造ETSOI產(chǎn)品的SOI晶圓數(shù)量仍十分有限，但他們已經(jīng)可以把這種SOI層的厚度誤差控制在5 ?左右.不過ETSOI技術也有其難點，由于SOI層的厚度極薄，因此很容易受到損壞。而且為了避免對SOI層造成損壞，在制造漏/源極時不能采用傳統(tǒng)破壞性較強的離子注入技術，必須采用就地摻雜技術(in-situ doping)。“我們采用的是不會損害ETSOI層的就地摻雜技術。我們首先生成柵極隔離層，然后在漏源區(qū)用外延技術沉積生長出漏/源

9、極，形成外延層（圖中的epi）并在漏/源極的生長過程中同時就地摻雜所需的雜質元素，然后我們會對晶體管進行加熱處理，令漏源極中的摻雜原子向溝道方向擴散，形成擴散層（圖中的ext）。而加熱處理過程中我們使用的尖峰退火技術（spike anneal ）則不會對ETSOI層的結構造成不必要的損害。”隸屬IBM技術同盟的GobalFoundries的技術開發(fā)經(jīng)理John Pellerin也表示這種FD-ETSOI技術很快便會付諸實用，不過他表示：“但是我們現(xiàn)在很難說具體什么時候會轉向這種技術。”Pellerin表示，F(xiàn)D-SOI技術從應用結構上看與現(xiàn)有的PD-SOI技術非常相近，“我們只需要把SOI層的

10、厚度變薄，并想辦法解決ETSOI帶來的一些問題即可，其它的部分則和傳統(tǒng)的制造工藝基本相同?！碑斎籈TSOI技術仍有許多其他的問題需要解決，比如如何減小器件的寄生電阻等等。IBM的下一步：finFET另據(jù)Pellerin表示，在ETSOI技術發(fā)展的下一步很可能會開始啟用finFET立體型晶體管結構，兩者的關系就像我們從PD-SOI過渡到FD-ETSOI那樣。“我看不出來ETSOI和finFET兩種技術之間存在什么矛盾之處，而且采用平面型結構ETSOI技術所能達到的晶體管密度總會出現(xiàn)發(fā)展瓶頸，而finFET則可以解決這種問題?！?009年，IBM公司增加了用于實驗finFET效能的晶圓樣片數(shù)量，據(jù)

11、他們表示，finFET技術所帶來的性能提升“令人非常滿意?！辈贿^ finFET與平面型晶體管之間各有優(yōu)劣。“平面型晶體管結構并不需要對傳統(tǒng)的工藝進行太多改進，過去30年來人們所使用的很多技術都可以應用在平面型結構的ETSOI里，而要進一步升級為finFET結構，所需要的制造工藝則復雜得多，這種技術對光刻和蝕刻技術提出了很高的要求。”ETSOI輔助技術：SiC硅應變技術在22nm節(jié)點，看起來至少1家以上的大型廠商會采用向NMOS管的漏源區(qū)摻雜碳原子的方法來為溝道施加拉伸應力，以形成應變硅。IBM在描述自己的 FD-ETSOI工藝時曾經(jīng)提到，他們會在沉積NMOS管的漏源極時向極內摻雜碳雜質。而且另

12、外一家IBM工藝技術聯(lián)盟的成員Applied Materials公司也分別在去年的IEDM和今年的Semicon會展上兩次強調了這種SiC硅應變技術的可行性。那么外界對SiC 技術的評價如何呢？據(jù)GlobalFoundries公司的Pellerin表示：“我們正在關注SiC硅應變技術，并且正在考慮在我們的22nm及更高級別制程中使用這項技術?！痹谀壳暗墓に嚦叽鐥l件情況下，要想很好地控制漏源區(qū)的離子注入過程將是一項非常復雜的任務，而在IBM的FD-ETSOI工藝中，NMOS中使用的SiC硅應變技術則與PMOS中的SiGe硅應變技術一樣是采用外延沉積實現(xiàn)的，不必再為如何控制離子注入而擔憂。他并表示

13、：“如何在NMOS管中應用硅應變技術將是另外一個改善晶體管性能的關鍵技術。”相比之下，Intel的Bohr則完全改變了他對SiC硅應變技術的態(tài)度，他過去曾經(jīng)表示 Intel更傾向于使用SiC硅應變技術，不過最近他在IEDM2009會議中接受采訪時則表示他不愿意就Intel在SiC硅應變技術方面取得的進展發(fā)表任何評論。而會上代表Intel做有關Intel 32nm制程技術演講的Paul Packan則在演講后回答記者提問的環(huán)節(jié)沒有理會一位記者提出的有關SiC硅應變技術在32nm制程NMOS結構中應用狀況的問題。小結：Intel與IBM：你走你的陽光道，我過我的獨木橋Gartner 的分析師Fre

14、eman表示，他認為Intel和AMD會繼續(xù)走自己的老路，Intel不太可能會使用SOI技術，而IBM則會繼續(xù)將SOI發(fā)揚光大。他認為Intel如果采用三門晶體管技術，“便可以繞開SOI，因此Intel未必會轉向SOI?！彼⒈硎荆骸癐ntel會盡可能地延長體硅制程的壽命，而IBM則會盡快轉向全耗盡型SOI技術?！彼€認為將來Soitec和信越化學公司（SEH, Tokyo)將具備向IBM提供符合對方需要的ETSOI晶圓的能力(目前IBM需要在廠內對ETSOI硅層進行處理)。其它關鍵技術：除了以上所述的即將投入使用的技術之外，用于制造場效應管溝道的半導體材料下一步也有可能會發(fā)生變化。在去年的IEDM會議上，斯坦福大學的教授 Krishna Saraswat曾表示，當溝道寬度降至10nm左右時，必須采用新材料來制造溝道。據(jù)他估計，業(yè)界將首先開發(fā)出NMOS管使