AD9854并行和串行驅動

1、AD9854并行和串行驅動AD9854簡介AD9854最高支持300MHz的時鐘速率，內置的倍頻器能實現(xiàn)4到20倍的倍頻，擁有48位可編程頻率寄存器和14位可編程相位偏移寄存器以及12位可編程幅度調節(jié)寄存器，集成了12位的DAC，支持最高速率為10MHz的串行編程或者最高速率為100MHz的并行編程。如何使用AD9854內部和外部的更新時鐘此功能是由一個雙向的I/O管腳即20管腳和一個可編程的32位遞減計數(shù)器來實現(xiàn)的。為了使輸出波形能隨著寫入控制寄存器的值改變，需要提供給20管腳一個上升沿的時鐘信號或者由內部的32位更新時鐘來實現(xiàn)。默認模式設置為內部更新時鐘（內部更新時鐘寄存器賦邏輯高電平）。

2、如果使用外部更新時鐘模式，則內部更新時鐘寄存器賦邏輯低電平。內部產生更新時鐘可以通過編程32位更新時鐘寄存器以及設定內部更新時鐘寄存器賦邏輯高電平來實現(xiàn)。更新時鐘遞減計數(shù)器以1/2的系統(tǒng)時鐘速率工作，從用戶設定的32位值往下遞減，當計數(shù)器的值為零的時候，DDS輸出隨著用戶設定而更新，同時20管腳輸出一個持續(xù)8個時鐘長度的高電平。輸出波形整形開關首先用戶必須通過設定OSK EN（控制寄存器地址20h）邏輯高來使能數(shù)字乘法器。如果設定為低，則輸出的波形是滿幅的。除了設定OSK EN之外，還要設置OSK INT（也是在控制寄存器20h）。OSK INT邏輯高電平選擇內部控制波形線性上升或者下降；邏輯

3、低電平則使用12位的寄存器以便用戶輸出任意形式的幅度過渡波形（12位的控制寄存器位于地址21h到24h），每當斜坡速率遞減計數(shù)器計數(shù)到零，輸出一個脈沖，同時輸出端疊加12位寄存器的值，同乘法器相乘后輸出。30管腳為高電平實現(xiàn)輸出波形由零到滿幅的改變，為低電平則實現(xiàn)輸出波形由滿幅到零的改變。DA模塊DA模塊最大支持300M的采樣速率，輸出正弦波和余弦波。它們的最大幅值由56管腳的電阻RSET來決定。DA模塊是輸出電流最大值為20mA的電流輸出模式，但是，輸出電流為10mA能有最好的無雜散動態(tài)范圍。RSET的值為39.93/IOUT，其中IOUT單位是安培。DAC輸出電壓范圍為-0.5V1V，超過

4、這個范圍將會引起DAC的失真和可能永久性的損壞。使用者需要選擇一個合適的電阻使輸出電壓在規(guī)定的范圍內。所有DAC之前都會有一個逆sinc濾波器，用來預償輸出幅度隨著頻率的變化，以達到平穩(wěn)的輸出。在濾波器之后有一個數(shù)字乘法器，用來實現(xiàn)振幅調節(jié)、振幅調制和振幅相移鍵控?？梢詾榱斯?jié)約電能，關閉逆sinc濾波器（控制寄存器地址20h，Bypass Inv Sinv bit）和數(shù)字乘法器（控制寄存器地址20h,OSK EN bit），只需把地址位置1。同時如果不需要DAC的時候也可以通過置DAC PD為1（控制寄存器地址1D）。倍頻器這是一個基于參考時鐘的可編程鎖相環(huán)倍頻器，用戶可以選擇420之間的整數(shù)

5、用來對輸入時鐘進行倍頻。使用這個功能用戶可以倍頻15MHZ的時鐘至300MHZ的內部時鐘?？刂萍拇嫫鞯刂?E的5比特可以用來設置倍頻倍數(shù)?？梢蕴^倍頻器，直接使用外部時鐘。系統(tǒng)時鐘由倍頻器輸出時鐘或者由輸入參考時鐘決定，取決于倍頻器是否使能。通過設置64管腳，可以選擇單端輸入或者差分輸入。差分輸入使能可以通過置68和69管腳為高電平，使能差分輸入。輸入差分信號的峰峰值最小要為800mV，其中心值可以在1.6V到1.9V之間變化。當64管腳置低，則是單端輸入模式，同時68管腳必須置高或者置低，但不能懸空。并行模式置高70管腳可以使用并行模式，而置低70管腳可以使用串行模式。控制寄存器地址20的兩

6、個控制比特位只在串行工作模式下有效。當LSB first為高點平時，串行輸入數(shù)據將從最低有效位開始讀入；當為低電平時，串行輸入數(shù)據將從最高有效位開始讀入。當SDO Active為高電平時，SDO管腳即18管腳，成為從AD9854內部寄存器讀取數(shù)據的輸出管腳；為低電平時，則SDIO管腳即19管腳，成為一個雙向串行數(shù)據輸入輸出管腳，同時18管腳將不在串行模式中起作用。AD9854操作模式描述AD9854一共有5個工作模式，需要通過控制寄存器中的三個比特位來選擇工作模式。其工作模式見下表：在每個模式下，一些功能可能會允許使用，也可能被禁止使用。下表列出一些重要的功能及它們在某個模式下是否可用。單音模

7、式（模式 000）這是當AD9854復位時的默認工作模式，同時也可以在控制寄存器中選擇。用來確定輸出頻率的相位累加器，通過一個48比特的頻率控制字寄存器1來決定，其默認值是0。復位之后的默認值，定義了一個0HZ、相位為0的安全、無輸出值的輸出信號。下圖畫出了默認值到用戶定義的頻率（F1）的轉換。頻率控制字的值由下式決定：其中N是相位累加器的總比特位數(shù)（在這里是48），頻率是以HZ來計算，而頻率控制字是一個十進制數(shù)。一旦確定的FTW的十進制數(shù)，必須把它轉換為二進制數(shù)的形式，即一個48比特的二進制數(shù)。頻率的改變時相位連續(xù)的，也就是說，新的頻率用上一個頻率的相位累加值作為參考點，計算出新頻率的相位累

8、加值。單音模式允許用戶使用下列功能：（1） 擁有48比特精確度的輸出頻率；（2） 12比特精確度的輸出幅值；（3） 14比特精確度的輸出相位。、所有的功能都能通過并行模式和串行模式來實現(xiàn)。瞬變頻移鍵控（模式001）當此模式被選擇的時候，DDS的輸出頻率由頻率控制字寄存器1和2以及29管腳的邏輯電平來實現(xiàn)。當29管腳為邏輯低電平時選擇頻率F1，當29管腳為邏輯高電平時選擇頻率F2。頻率的改變是相位連續(xù)的和幾乎瞬時的。如果頻率F2不使能，則此模式和單音模式的效果是一樣的。下圖畫出了此模式的示意圖：頻率在F1和F2之間的變化是瞬時的。漸變頻移鍵控（模式010）此模式是頻移鍵控的另一種方法，其中F1和

9、F2之間的頻率轉變不是瞬時的，而是以一種頻率“斜坡式”漸變的方式來實現(xiàn)，“斜坡式”漸變意味著其改變是線性的。無論是線性還是非線性的頻率漸變，在頻率F1和F2的轉換之間會出現(xiàn)很多二者之間的中間頻率。下圖畫出了一個線性漸變頻移鍵控信號：漸變頻移鍵控用漸變的頻率代替瞬變的頻率，可以比傳統(tǒng)的頻移鍵控提供更好的帶寬限制。信號在頻率F1和F2上的停留時間可以等于也可以遠大于中間頻率。用戶可以控制在頻率F1和F2上的停留時間，中間頻率的數(shù)量和每個頻率的時間。和瞬變頻移鍵控不一樣，漸變頻移鍵控需要把最低的頻率讀入F1寄存器，把最高的頻率讀入F2寄存器。需要對若干個寄存器進行賦值用來指示中間頻率的分辨率（48比

10、特）及每個頻率的停留時間（20比特）。同時，控制寄存器中的CLR ACC1必須先進行切換（即低-高-低），用來保證頻率累加器是從零初始狀態(tài)開始的。對于漸變、非線性頻率轉換的情況，當頻率轉換會影響到所期望的輸出時，必須重新對寄存器進行賦值。并行寄存器地址1A1C由20比特的“漸變時鐘”寄存器組成。這是一個倒數(shù)計數(shù)器，當它計數(shù)到零時輸出一個脈沖。當每次29管腳的電平改變的時候，計數(shù)器都會啟動。這個計數(shù)器以系統(tǒng)時鐘的頻率工作，最高能達到300MHZ。每兩個脈沖之間的時間為：這里N是由用戶決定的20比特的漸變時鐘，N的范圍是從1到（220-1）。這個計數(shù)器的輸出作為48比特頻率累加器的時鐘，如下圖所示

11、：并行寄存器地址1015是頻率間隔控制字寄存器，由48比特的二進制數(shù)組成。每次收到計數(shù)器輸出的脈沖，這48比特的二進制數(shù)就被累加到累加器的輸出。接著，F(xiàn)1或F2的頻率控制字加上或減去累加器的輸出，然后反饋到48比特的相位累加器，使輸出的正弦或余弦信號的波形有相位的階躍。照這樣，通過29管腳的邏輯狀態(tài)，輸出頻率可以漸變的上升或下降。改變的頻率是20比特漸變時鐘的函數(shù)。每當目標頻率達到的時候，漸變時鐘就會暫停，停止了頻率累加的過程。通常來說，頻率間隔控制字相對于F1和F2頻率控制字來說會小很多?？刂萍拇嫫靼粋€三角比特位，其位于并行寄存器地址1F。在模式010中置這個比特位為高將會引起頻率在F1

12、和F2之間的自動漸變上升和漸變下降。下圖是示意圖：實際上，當三角比特位置高的時候，29管腳的邏輯電平已經不產生作用了。這個功能可以實現(xiàn)頻率從F1到F2的線性變化，然后再從F2線性變化到F1，在每個頻率的停留時間是一樣的。在漸變頻移鍵控模式下，有另外兩個使能的比特位。CLR ACC1，位于控制寄存器地址1F，如果置高，將會在一個系統(tǒng)時鐘間隔產生一個可重觸發(fā)的短脈同時清零48比特的頻率累加器。如果CLR ACC1一直為高電平，在每個更新時鐘上升沿都會產生一個短脈沖。這樣的結果是打斷目前的頻率漸變，使頻率復位到起始頻率，F(xiàn)1或者F2，同時頻率開始漸變上升或者下降。盡管已經達到目標頻率F1或F2的情況

13、下，這種情況仍然出現(xiàn)。CLR ACC2，位于控制寄存器地址1F，可以用來清零頻率累加器和相位累加器。當這個比特位置高時，輸出是0HZ的信號。如果想回到之前的狀態(tài)，CLR ACC2需要置低。調頻（模式011）這個模式也稱為脈沖調制。下圖代表了分辨率較低的非線性調頻，旨在說明改變漸變頻率和頻率間隔控制字導致的不同“斜率”?；镜念l率調制步驟：（1） 對頻率控制字1進行賦值，給其一個起始頻率，并行模式下位于控制寄存器地址49；（2） 對頻率間隔控制字進行賦值，決定階躍分辨率，是一個48比特的二進制補碼，并行模式下位于控制寄存器地址1015；（3） 對頻率改變的頻率進行賦值，是一個20比特的漸變時鐘，

14、并行模式下位于控制寄存器地址1A1C；（4） 接著，20管腳的一個上升沿將更新所有寄存器值。如果48比特的頻率間隔控制字是負數(shù)（即最高有效位為1），則頻率將會從頻率控制字1開始下降；如果是整數(shù)（即最高有效位為0），則頻率將會從頻率控制字1開始上升。和漸變頻移鍵控一樣，CLR ACC1和CLR ACC2使能，效果與漸變頻移鍵控一樣。另一個只有在調頻模式下才使能的功能是HOLD管腳，即29管腳。這個功能會終止計數(shù)器，停止頻率累加器的累加，結果是暫停調頻功能，使頻率保持在HOLD管腳拉高前的值。當HOLD管腳回到低電平，計數(shù)器使能，繼續(xù)實現(xiàn)調頻功能。在暫停的時候，用戶可以改變任何可編程寄存器的值，但

15、是，計數(shù)器繼續(xù)工作的時候必須回到先前的計數(shù)值，直到計數(shù)到0，然后讀入寄存器的值。下圖表示上述這種情況：二進制移相鍵控（模式100）二進制相移鍵控是指在兩個可編程的14比特相位偏移寄存器中的選擇，將會對I路和Q路兩路信號產生相同的影響。29管腳的邏輯狀態(tài)，即BPSK管腳，控制著相位調整寄存器1和2之間的選擇。當?shù)碗娖綍r，選擇相位調整寄存器1；當高電平時，選擇相位調整寄存器2。下圖說明了相位變化的情況：基本的二進制相移鍵控的編程步驟：（1） 首先對頻率控制字1進行編程，給其一個載波頻率；（2） 對相位調整寄存器1和2進行賦值，給其一個合適的14比特相位控制字；（3） 通過29管腳選擇使用的相位偏移；（4） 當更新脈沖到來時使能寄存器值。如果只是相讓輸出信號產生相位偏移，則只要選擇單音模式就行，同時對相位調整寄存器1進行賦值。并行開發(fā)模式當S/P SELECT管腳置高時，即選擇并行開發(fā)模式。并行模式下有6位地址位、8位雙向數(shù)據位、獨立的讀寫控制輸入，這些組成了輸入/輸出端口。并行模式下可以以100MHZ的數(shù)據速率工作。控制寄存器表格如下：串行開發(fā)模式當S/P SELECT管腳置低的時候，串行開發(fā)模式使能。串行模式最高支持10MHZ的數(shù)據輸入速率。其中幾個有作用的管腳如下：并行和串行開發(fā)模式主要都是對控制寄存器進行賦值。在串行模式下通信主要分為兩個階段。階段一是寫入指令，