數(shù)字系統(tǒng)設(shè)計

1、第一次作業(yè)1.1 EDA 的英文全稱是什么？EDA 的中文含義是什么？答：ED自動化A 即 Electronic Design Automation 的縮寫，直譯為：電子設(shè)計。1.2 什么叫 EDA 技術(shù)？利用 EDA 技術(shù)進(jìn)行電子系統(tǒng)的設(shè)計有什么特點(diǎn)？答：EDA 技術(shù)有狹義和廣義之分，狹義 EDA 技術(shù)就是以大規(guī)模可編程邏輯器件為設(shè)計載體，以硬件描述語言為系統(tǒng)邏輯描述的主要表達(dá)方式，以計算機(jī)、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實(shí)驗(yàn)開發(fā)系統(tǒng)為設(shè)計工具，通過有關(guān)的開發(fā)軟件，自動完成用軟件的方式設(shè)計的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優(yōu)化、邏輯布局布線、邏輯仿真，直至完成對

2、于特定目標(biāo)芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù)，或稱為 IES/ASIC 自動設(shè)計技術(shù)。用軟件的方式設(shè)計硬件；用軟件方式設(shè)計的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開發(fā)軟件自動完成的；設(shè)計過程中可用有關(guān)軟件進(jìn)行各種仿真；系統(tǒng)可現(xiàn)場編程，在線升級；整個系統(tǒng)可集成在一個芯片上，體積小、功耗低、可靠性高。1.3 從使用的角度來講，EDA 技術(shù)主要包括幾個方面的內(nèi)容？這幾個方面在整個電子系統(tǒng)的設(shè)計中分別起什么作用？答：EDA 技術(shù)的學(xué)習(xí)主要應(yīng)掌握四個方面的內(nèi)容：大規(guī)?？删幊踢壿嬈骷挥布枋稣Z言；軟件開發(fā)工具；實(shí)驗(yàn)開發(fā)系統(tǒng)。其中，硬件描述語言是重點(diǎn)。對于大規(guī)

3、?？删幊踢壿嬈骷饕橇私馄浞诸?、基本結(jié)構(gòu)、工作原理、各廠家產(chǎn)品的系列、性能指標(biāo)以及如何選用，而對于各個產(chǎn)品的具體結(jié)構(gòu)不必研究過細(xì)。對于硬件描述語言，除了掌握基本語法規(guī)定外，更重要的是要理解 VHDL 的三個“精髓”：軟件的強(qiáng)數(shù)據(jù)類型與硬件電路的惟一性、硬件行為的并行性決定了 VHDL 語言的并行性、軟件仿真的順序性與實(shí)際硬件行為的并行性；要掌握系統(tǒng)的分析與建模方法，能夠?qū)⒏鞣N基本語法規(guī)定熟練地運(yùn)用于自己的設(shè)計中。對于軟件開發(fā)工具，應(yīng)熟練掌握從源程序的編輯、邏輯綜合、邏輯適配以及各種仿真、硬件驗(yàn)證各步驟的使用。對于實(shí)驗(yàn)開發(fā)系統(tǒng)，主要能夠根據(jù)自己所擁有的設(shè)備，熟練地進(jìn)行硬件驗(yàn)證或變通地進(jìn)行硬件

4、驗(yàn)證。1.4 什么叫可編程邏輯器件(簡稱 PLD)？ FPGA 和 CPLD 的中文含義分別是什么？國際上生產(chǎn)FPGA/CPLD 的主流公司，并且在國內(nèi)占有較大市場份額的主要有哪幾家？其產(chǎn)品系列有哪些？其可用邏輯門/等效門數(shù)大約在什么范圍？答：可編程邏輯器件(簡稱 PLD)是一種由用戶編程以實(shí)現(xiàn)某種邏輯功能的新型邏輯器件。 FPGA 和 CPLD 分別是現(xiàn)場可編程門陣列和復(fù)雜可編程邏輯器件的簡稱。國際上生產(chǎn) FPGA/CPLD 的主流公司，并且在國內(nèi)占有市場份額較大的主要是Xilinx， Altera，Lattice 三家公司。Xilinx 公司的 FPGA 器件有 XC2000，XC3000

5、，XC4000，XC4000E，XC4000XLA，XC5200 系列等，可用門數(shù)為 120018 000；Altera 公司的 CPLD 器件有 FLEX6000，F(xiàn)LEX8000，F(xiàn)LEX10K， FLEX10KE 系列等，提供門數(shù)為 500025 000；Lattice 公司的 ISP-PLD 器件有 ispLSI1000，ispLSI2000，ispLSI3000，ispLSI6000 系列等，集成度可多達(dá) 25 000 個 PLD 等效門。第二次作業(yè)1.8 目前比較流行的、主流廠家的 EDA 的軟件工具有哪些？這些開發(fā)軟件的主要區(qū)別是什么？答：目前比較流行的、主流廠家的 EDA 的軟

6、件工具有 Altera 的 MAX+plus II、Lattice 的ispEXPERT、Xilinx 的 Foundation Series。1.10 對于目標(biāo)器件為 FPGA/CPLD 的 VHDL 設(shè)計，其工程設(shè)計包括幾個主要步驟？每步的作用是什么？每步的結(jié)果是什么？答：第一:需要進(jìn)行“源程序的編輯和編譯”用一定的邏輯表達(dá)手段將設(shè)計表達(dá)出來; 第二：要進(jìn)行“邏輯綜合”-將用一定的邏輯表達(dá)手段將表達(dá)出來的設(shè)計經(jīng)過一系列的操作，分解成一系列的邏輯電路及對應(yīng)的關(guān)系（電路分解）；第三：要進(jìn)行目標(biāo)器件的“布線/適配”-在選用的目標(biāo)器件中建立這些基本邏輯電路的對應(yīng)關(guān)系（邏輯實(shí)現(xiàn)）第四：目標(biāo)器件的編程

7、下載-將前面的軟件設(shè)計經(jīng)過編程變成具體的設(shè)計系統(tǒng)（物理實(shí)現(xiàn)）；最后要進(jìn)行硬件仿真/硬件測試-驗(yàn)證所設(shè)計的系統(tǒng)是否符合要求。同時，在設(shè)計過程中要進(jìn)行有關(guān)仿真”-模擬有關(guān)設(shè)計結(jié)果與設(shè)計構(gòu)想是否相符。1.11名詞解釋：邏輯綜合、邏輯適配、行為仿真、功能仿真、時序仿真。答：邏輯綜合：邏輯綜合器的功能就是將設(shè)計者在 EDA 平臺上完成的針對某個系統(tǒng)項目的HDL、原理圖或狀態(tài)圖形的描述，針對給定硬件結(jié)構(gòu)組件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級電路甚至更底層的電路描述文件。由此可見，綜合器工作前，必須給定最后實(shí)現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟件描述與給定硬件結(jié)構(gòu)用某種網(wǎng)表文件的方式聯(lián)系起來。顯然，綜合

8、器是軟件描述與硬件實(shí)現(xiàn)的一座橋梁。綜合過程就是將電路的高級語言描述轉(zhuǎn)換成低級的，可與 FPGA/CPLD 或構(gòu)成 ASIC 的門陣列基本結(jié)構(gòu)相映射的網(wǎng)表文件。邏輯適配：適配器的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，產(chǎn)生最終的下載文件，如 JEDEC 格式的文件。適配所選定的目標(biāo)器件(FPGA/CPLD 芯片)必須屬于原綜合器指定的目標(biāo)器件系列。行為仿真：在綜合以前可以先對 VHDL 所描述的內(nèi)容進(jìn)行行為仿真，即將 VHDL 設(shè)計源程序直接送到 VHDL 仿真器中仿真，這就是所謂的 VHDL 行為仿真。因?yàn)榇藭r的仿真只是根據(jù) VHDL 的語義進(jìn)行的，與具體電路沒有關(guān)系。功能仿真：

9、僅對 VHDL 描述的邏輯功能進(jìn)行測試模擬，以了解其實(shí)現(xiàn)的功能是否滿足原設(shè)計的要求，仿真過程不涉及具體器件的硬件特性，如延時特性。時序仿真：時序仿真是接近真實(shí)器件運(yùn)行的仿真，仿真過程中已將器件特性考慮進(jìn)去了，因而，仿真精度要高得多。但時序仿真的仿真文件必須來自針對具體器件的布線/適配器所產(chǎn)生的仿真文件。綜合后所得的 EDIF/XNF 門級網(wǎng)表文件通常作為FPGA 布線器或 CPLD 適配器的輸入文件。通過布線/適配的處理后，布線/適配器將生成一個VHDL 網(wǎng)表文件，這個網(wǎng)表文件中包含了較為精確的延時信息，網(wǎng)表文件中描述的電路結(jié)構(gòu)與布線/適配后的結(jié)果是一致的。此時，將這個 VHDL 網(wǎng)表文件送到

10、 VHDL 仿真器中進(jìn)行仿真，就可以得到精確的時序仿真結(jié)果了 。1.12談?wù)勀銓?EDA 技術(shù)應(yīng)用的展望。1.EDA 技術(shù)將廣泛應(yīng)用于高校電類專業(yè)實(shí)踐教學(xué)工作中；2.EDA 技術(shù)將廣泛應(yīng)用于科研工作和新產(chǎn)品的開發(fā)中；3.EDA 技術(shù)將廣泛應(yīng)用于專用集成電路的開發(fā)中；4.EDA 技術(shù)將廣泛應(yīng)用于傳統(tǒng)機(jī)電設(shè)備的升級換代和技術(shù)改造中。第三次作業(yè)2.1簡述 PLD 的基本類型和分類方法。答： 常見的 PLD 產(chǎn)品有：PROM、EPROM、EEPROM、PLA、FPLA、PAL、GAL、CPLD、EPLD、EEPLD、HDPLD、FPGA、pLSI、ispLSI、ispGDS。分類方法有：1、從結(jié)構(gòu)的復(fù)

11、雜度分類；2、從互連結(jié)構(gòu)樹上分類；3、從可編程特性上分類；4、從可編程元件上分類；2 .2CPLD 和 FPGA 是如何進(jìn)行標(biāo)識的？舉例進(jìn)行說明。答：FPGA 與 CPLD 的辨別和分類主要是根據(jù)其結(jié)構(gòu)特點(diǎn)和工作原理。通常的分類方法是：將以乘積項結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為 CPLD，如 Lattice 的 ispLSI 系列、Xilinx 的XC9500 系列、Altera 的 MAX7000S 系列和 Lattice(原 Vantis)的 Mach 系列等。將以查表法結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為 FPGA，如 Xilinx 的 SPARTAN 系列、Altera的 FLEX10K 或

12、ACEX1K 系列等。第四次作業(yè)2.3 Altera公司、Xilinx公司、Lattice公司有哪些器件系列？這些器件各有什么性能指標(biāo)？答：這些公司有CPLD器件系列、FPGA系列、ispLSI和pLSI邏輯器件系列;CPLD器件系列提高了芯片的利用率和工作頻率；FPGA系列具有高密度、高速率、系列化、標(biāo)準(zhǔn)化、小型化、多功能、低功耗、低成本，設(shè)計靈活方便，可無限次反復(fù)編程，并可現(xiàn)場模擬調(diào)試等優(yōu)點(diǎn)。ispLSI和pLSI邏輯器件系列即有低密度PLD使用方便、性能可靠等優(yōu)點(diǎn)，又有FPGA器件的高密度和靈活性。2.4 CPLD的英文全稱是什么？CPLD的結(jié)構(gòu)主要由哪幾部分組成?每一部分的作用如何？答

13、：Complex Programmable Logic Devices;主要由宏單元、可編程連線、I/O控制塊組成；宏單元是基本結(jié)構(gòu)、可編程連線負(fù)責(zé)信號傳遞，連線所有的宏單元。I/O控制塊負(fù)責(zé)輸入輸出的電氣特性控制。2.7 什么叫FPGA的配置模式？FPGA器件有哪幾種配置模式？每種配置模式有什么特點(diǎn)？FPGA的配置流程如何？答：FPGA的配置模式是指FPGA用來完成設(shè)計時的邏輯配置和外部連接方式；FPGA器件有三類配置下載方式：主動配置方式（AS）和被動配置方式（PS）和最常用的(JTAG)配置方式。AS由FPGA器件引導(dǎo)配置操作過程，它控制著外部存儲器和初始化過程，EPCS系列.如EPCS

14、1,EPCS4配置器件專供AS模式，目前只支持 Cyclone系列。使用Altera串行配置器件來完成。Cyclone期間處于主動地位，配置期間處于從屬地位。配置數(shù)據(jù)通過DATA0引腳送入 FPGA。配置數(shù)據(jù)被同步在DCLK輸入上，1個時鐘周期傳送1位數(shù)據(jù)。PS則由外部計算機(jī)或控制器控制配置過程。通過加強(qiáng)型配置器件（EPC16，EPC8，EPC4）等配置器件來完成，在PS配置期間，配置數(shù)據(jù)從外部儲存部件，通過DATA0引腳送入FPGA。配置數(shù)據(jù)在DCLK上升沿鎖存，1個時鐘周期傳送1位數(shù)據(jù)。JTAG接口是一個業(yè)界標(biāo)準(zhǔn),主要用于芯片測試等功能,使用IEEE Std&

15、#160;1149.1聯(lián)合邊界掃描接口引腳，支持JAM STAPL標(biāo)準(zhǔn)，可以使用Altera下載電纜或主控器來完成；FPGA的配置流程一般包括芯片的初始化、配置和啟動等幾個過程；2.8 什么叫系統(tǒng)可編程？是不是只有Lattice公司的產(chǎn)品具有系統(tǒng)可編程的特性？答：系統(tǒng)可編程就是當(dāng)系統(tǒng)上電并正常工作時，計算機(jī)通過系統(tǒng)中的CPLD擁有ISP接口并直接對其進(jìn)行編程，器件在編程后立即進(jìn)入工作狀態(tài)。不是；第五次作業(yè)3.2 VHDL程序一般包括幾個組成部分？每部分的作用是什么？ 答：（1）三個基本組成部分：庫、程序包使用說明，實(shí)體描述和實(shí)體對應(yīng)的結(jié)構(gòu)體描述。（2）庫、程序包使用說明：用于打開調(diào)用

16、本設(shè)計實(shí)體將用到的庫、程序；實(shí)體描述：用于描述該設(shè)計實(shí)體與外界的接口信號說明；結(jié)構(gòu)體描述：用于描述該設(shè)計實(shí)體內(nèi)部的組成及內(nèi)部工作的邏輯關(guān)系，結(jié)構(gòu)體配置語句主要用于層次化的方式對特定的設(shè)計實(shí)體進(jìn)行元件的例化，或是為實(shí)體選定某個特定的結(jié)構(gòu)體。3.4 庫由哪些部分組成？在VHDL語言中常見的有幾種庫？編程人員怎樣使用現(xiàn)有的庫？答：設(shè)計庫由若干程序包組成，每個程序包都有一個包聲明和一個可選的包體聲明。在設(shè)計庫中，包聲明和包體聲明是分別編譯的；常用的庫有四種IEEE庫、STD庫、WORK庫、VITAL庫；庫、程序包的使用格式如下: LIBRARY 庫名； USE庫名.程序包名.項目名/ALL第六次作業(yè)1

17、什么叫標(biāo)識符？VHDL的基本標(biāo)識符是怎樣規(guī)定的？答：標(biāo)識符是指用來為常數(shù)、變量、信號、端口、子程序或者參數(shù)等命名，由英文字母、數(shù)字和下劃線組成。遵從的規(guī)則：（1）首字符必須是英文字母。（2）不連續(xù)使用下劃線“_”，不以下劃線“_”結(jié)尾的。（3）大小寫英文字母等效，可以大小寫混合輸入。（4）標(biāo)識符中不能有空格。（5）VHDL的保留字不能用于作為標(biāo)識符使用。第七次作業(yè)3.10 VHDL語言中的標(biāo)準(zhǔn)數(shù)據(jù)類型有哪幾類？用戶可以自己定義的數(shù)據(jù)類型有哪幾類？并簡單介紹各數(shù)據(jù)類型。（1）標(biāo)量型：屬單元素最基本的數(shù)據(jù)類型，通常用于描述一個單值數(shù)據(jù)對象，它包括實(shí)數(shù)類型、整數(shù)類型、枚舉類型和時間類型。 復(fù)合類型：

18、可以由細(xì)小的數(shù)據(jù)類型復(fù)合而成，如可有標(biāo)量復(fù)合而成。復(fù)合類型主要有數(shù)組型和記錄型。 存取類型：為給定的數(shù)據(jù)類型的數(shù)據(jù)對象提供存取方式。 文件類型：用于提供多值存取類型。（2） 用戶可自定義的數(shù)據(jù)類型：枚舉類型、整數(shù)類型、數(shù)組類型、記錄類型、時間類型、實(shí)數(shù)類型等。3.8 用戶怎樣自定義數(shù)據(jù)類型？試舉例說明。答：利用類型定義語句TYPE 和子類型定義語句SUBTYPE 實(shí)現(xiàn)。如TYPE WEEK IS (SON,MON,TUE,WED,THU,FRI,SAT)SUBTYPE DIGITS INTEGER RANGE 0 T O 9第八次作業(yè)3.13 VHDL語

19、言有哪幾類操作符？在一個表達(dá)式中有多種操作符時應(yīng)按怎樣的準(zhǔn)則進(jìn)行運(yùn)算？下列三個表達(dá)式是否等效： A<=NOT B AND C OR D;  A<=(NOT B AND C) OR D;  A<=NOT B AND (C OR D).答：（1）主要有四種操作符邏輯運(yùn)算符，關(guān)系運(yùn)算符，算術(shù)運(yùn)算符，符號運(yùn)算符此外還有重載運(yùn)算符。（2）按照操作符的優(yōu)先級高低進(jìn)行運(yùn)算（3）這三個表達(dá)式不等

20、效。1式表達(dá)錯誤，對同一優(yōu)先級的不同運(yùn)算符應(yīng)加上括號。2和3式的運(yùn)算順序不同。3.22 在CASE 語句中在什么情況下可以不要WHEN OTHERS語句？在什么情況下一定要WHEN OTHERS語句？答：case語句執(zhí)行時，根據(jù)選擇表達(dá)式的值來選擇執(zhí)行哪個順序語句，要求對于選擇表達(dá)式的每個可能取值，有且僅有一個選擇值與之匹配。因此，當(dāng)已列出的選擇值能夠覆蓋選擇表達(dá)式的所有可能取值時，可以不要when others語句。否則，要用 when others表示其它未列出的選擇值。3-19 VHDL中,信號復(fù)制與變量賦值有什么區(qū)別

21、？其賦值符號是否異同？答：變量賦值與信號復(fù)制的區(qū)別在于，變量具有局部特征，它的有效只局限于所定義的一個進(jìn)程中，或一個子程序中，它是一個局部的、暫時性數(shù)據(jù)對象。信號則不同，信號具有全局性特征，它不但可以作為一個設(shè)計實(shí)體內(nèi)部各單元之間數(shù)據(jù)傳送的載體，而且可通過信號與其他的實(shí)體進(jìn)行通信。變量賦值目標(biāo)：= 賦值源；信號賦值目標(biāo) <= 賦值源；第九次作業(yè)3-21 轉(zhuǎn)向控制語句有幾種？他們各用在什么場合？使用它們時特別需要注意什么？答：共有種：IF條件語句、CASE選擇語句、LOOP循環(huán)語句、NEXT語句和EXIT語句；1）if 條件表達(dá)式1 then 順序語句;els

22、if 條件表達(dá)式2 then 順序語句;else 條件表達(dá)式n then 順序語句;end if;if語句可根據(jù)一個或多個布爾條件，有選擇的執(zhí)行指定的順序語句。 使用時應(yīng)注意：1.關(guān)鍵字then后可包含一個或多個順序語句。2.elsif子句可以有多個或沒有，每個elsif子句執(zhí)行時具有向前與的作用。3.else子句可以沒有。4.關(guān)鍵字then后的順序語句可以是if語句，即if語句可以嵌套。（2）case選擇表達(dá)式 iswhen 選擇值1 => 順序語句;when

23、0;選擇值2 => 順序語句; .end case;case語句可根據(jù)一個表達(dá)式的不同取值執(zhí)行不同的順序語句。使用時應(yīng)注意：1.表達(dá)式的值可以是整型或枚舉型的，或是這些數(shù)據(jù)類型構(gòu)成的數(shù)組。2.選擇值可以是單個取值，如4；也可以是一個取值范圍，如2 to 5；也可以是多個并列的取值，如2|6；還可以是以上三種取值方式的混合。3.case語句執(zhí)行時，根據(jù)選擇表達(dá)式的值來選擇執(zhí)行哪個順序語句，選擇的結(jié)果和每個選擇值的順序無關(guān)，只要求對于選擇表達(dá)式的每個可能取值，有且僅有一個選擇值與之匹配即可。4.常用 when o

24、thers表示其它未列出的選擇值。5.“=> ”后面的順序語句可以有多個。（3）標(biāo)號： for 循環(huán)變量 in 范圍 loop 標(biāo)號： while 條件 loop順序語句; 順序語句;end loop 標(biāo)號; end loop 標(biāo)號;for循環(huán)用于循環(huán)次數(shù)已知的情況；while 循環(huán)用于循環(huán)次數(shù)未知的情況。 使用時應(yīng)注意：for循環(huán)中的循環(huán)變量無需事先定義，可自動加/減1。（4）next; 無條件中止

25、當(dāng)前循環(huán)，返回循環(huán)起點(diǎn)，開始下次循環(huán)。exit; 無條件退出當(dāng)前循環(huán)。next loop標(biāo)號; 無條件中止LOOP標(biāo)號標(biāo)明的循環(huán)，返回LOOP標(biāo)號處，開始下次循環(huán)。 exit loop標(biāo)號; 無條件退出LOOP標(biāo)號標(biāo)明的循環(huán)。next loop標(biāo)號 when 條件; 條件為真時中止LOOP標(biāo)號標(biāo)明的循環(huán)，返回LOOP標(biāo)號處，開始下次循環(huán)。exit loop標(biāo)號when 條件; 條件為真時退出LOOP標(biāo)號標(biāo)明的循環(huán)。 3-25 WAIT有幾種書寫格式？哪些格式可以進(jìn)行

26、邏輯綜合？答：wait until 結(jié)構(gòu) wait on 結(jié)構(gòu) 其中wait until 結(jié)構(gòu)可以進(jìn)行邏輯組合 3-27 試用EVENT屬性描述一種用時鐘CLK上升沿觸發(fā)的D觸發(fā)器及一種用時鐘下降沿觸發(fā)的觸發(fā)器。答：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY dtrigger ISPORT(clk: IN STD_LOGIC;d&#

27、160;: IN STD_LOGIC;q : OUT STD_LOGIC);END dtrigger;ARCHITECTURE behave OF dtrigger ISBEGINPROCESS(clk)BEGINIF clk'EVENT AND clk='1' THENq:=d;END IF;8/23éµEND PROCESS;END behave; 第十次作業(yè)LIBRARY IE

28、EE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY LATCH IS PORT(D:IN STD_LOGIC; ENA:IN STD_LOGIC; Q:OUT STD_LOGIC);END ENTITY LATCH;ARCHITECTURE ART1 OF LATCH IS SIGNAL S0:STD_LOGIC; BEGIN PROCESS(D,ENA)IS BEGIN IF ENA='1'THEN S0<=D; END IF; Q<=S0; END PROCESS;END ARCHITECTURE ART1;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MY74373 IS PORT(D:IN STD_LOGIC_VECTOR (8 DOWNTO 1); OEN:IN STD_LOGIC; G:IN STD_LOGIC; Q:OUT STD_LOGIC_VECTOR(8