花型變換彩燈設(shè)計(jì)

1、贛南師院物理與電子信息學(xué)院課程設(shè)計(jì)報(bào)告書姓名：邱亞蓮 班級(jí)：電子科學(xué)與技術(shù)06級(jí)學(xué)號(hào)：060803048 時(shí)間：2008年 12月25日 論文題目花型變換彩燈設(shè)計(jì)課程論文要求設(shè)計(jì)要求：節(jié)目彩燈能夠美化生活，又能增添節(jié)目的喜慶氣氛，人們都喜歡在節(jié)日的時(shí)候用彩燈來裝飾房間，使家里增添喜慶的氣氛，在很多的城市里都用彩燈來裝飾城市的夜晚，用來美化城市，在現(xiàn)代的大都市應(yīng)用非常的廣泛。當(dāng)然如果只有一種花型則會(huì)顯得很單調(diào)，所以，人們一般都是用好幾種花型來相互轉(zhuǎn)換。請(qǐng)?jiān)O(shè)計(jì)一個(gè)節(jié)日彩燈，由采用不同色彩搭配方案的16路彩燈構(gòu)成，由以下四種花型： 花型1：16路彩燈同時(shí)亮滅，亮、滅節(jié)拍交替進(jìn)行；花型2：16路彩燈每

2、次8路燈亮，8路燈滅，且亮、滅相間，交替亮滅；花型3：16彩燈先從左至右逐路點(diǎn)亮，到全亮后再?gòu)挠抑磷笾鹇废纾h(huán)演示；花型4：16路彩燈分左、右8路，左8路從左至右逐路點(diǎn)亮，右8路從右至左逐路點(diǎn)亮，到全亮后，左8路從右至左逐路熄滅，右8路從左至右逐路熄滅，循環(huán)演示。要求彩燈亮、滅一次的時(shí)間為1秒，每32秒自動(dòng)轉(zhuǎn)換一種花型，花型轉(zhuǎn)換的順序?yàn)椋夯ㄐ?、花型2、花型3、花型4，演示完一次后在進(jìn)行下一次的循環(huán)，如此的一次一次的循環(huán)下去。要求利用系統(tǒng)設(shè)計(jì)的方法，每種花型的變化都是從全0開始的。設(shè)計(jì)過程1、設(shè)計(jì)目的A. 熟悉數(shù)字電路課本知識(shí)，并學(xué)會(huì)巧妙地應(yīng)用。B. 了解數(shù)字電路課程設(shè)計(jì)的基本思路。C.

3、掌握電路中各個(gè)芯片的具體功能，學(xué)會(huì)定時(shí)器，寄存器等芯片的功能及使用方法。D. 將理論應(yīng)用到實(shí)踐，更深地了解數(shù)電知識(shí)在實(shí)際生活中的應(yīng)用，活學(xué)活用。E. 提高分析問題和解決問題的能力。2、設(shè)計(jì)方案：方案一：VHDL語(yǔ)言設(shè)計(jì)節(jié)日彩燈控制器可以分為4個(gè)模塊：（1）定時(shí)器模塊T32S由于彩燈亮、滅一次的時(shí)間是1s，所以選擇系統(tǒng)時(shí)鐘CLK的頻率唯1HZ，使亮滅節(jié)拍與系統(tǒng)時(shí)鐘周期相同。此時(shí)，32s花型轉(zhuǎn)換周期可以用以個(gè)模32的計(jì)數(shù)器對(duì)CLK脈沖計(jì)數(shù)來放方便地實(shí)現(xiàn)定時(shí)，定時(shí)器模塊取名為T32S。（2）左、右兩個(gè)8位移位寄存器模塊LSR8和SR8由設(shè)計(jì)要求可知：花型1、花型2演示一遍需要2個(gè)周期；花型3 演示一

4、遍需要32個(gè)周期；花型4演示一遍需要16個(gè)周期。根據(jù)彩燈的亮滅規(guī)律，為了便與控制，采用移位型系統(tǒng)方案，即用移位寄存器模塊的輸出驅(qū)動(dòng)彩燈，彩燈亮、滅和花型的轉(zhuǎn)換通過改變移位寄存器的工作方式來實(shí)現(xiàn)。16路彩燈需要移位寄存器模塊的規(guī)模為16位，但為了方便實(shí)現(xiàn)4花型的轉(zhuǎn)換，將其分為左、右兩個(gè)8位移位寄存器模塊LSR8和RSR8。（3）控制子系統(tǒng)模塊CONTR（4）頂層模塊LIGHT節(jié)日彩燈控制系統(tǒng)的結(jié)構(gòu)框圖如下圖1所示：16路彩燈定時(shí)器T32S左移寄存器LSR8右移寄存器RSR8控制器CONTR圖1：16路彩燈控制器的結(jié)構(gòu)框圖4個(gè)模塊的VHDL代碼：/LIGHT.VHD/library IEEE;us

5、e IEEE.std_logic_1164.all;use IEEE.std_logic_unsigned.all;use IEEE.std_logic_arith.all;entity LIGHT isport(RST,CLK: in STD_LOGIC;Y,Z: buffer STD_LOGIC_VECTOR(7 downto 0);end entity LIGHT;architecture LIGHT_ARCH of LIGHT issignal T01,PR1,PL1,QR1,QL1: STD_LOGIC;signal P1,W1: STD_LOGIC_VECTOR(7 downto

6、0);signal A1,B1: STD_LOGIC_VECTOR(1 downto 0);component T128S isport(CLR,CLK: in STD_LOGIC;CO: OUT STD_LOGIC);end component T128S;component SR8 is port(CLK,DR,DL: in STD_LOGIC; M: in STD_LOGIC_VECTOR(1 downto 0); D: in STD_LOGIC_VECTOR(7 downto 0); Q: out STD_LOGIC_VECTOR(7 downto 0);end component S

7、R8;component CONTR isport(RST,CLK,T0,L7,L0,R7,R0: in STD_LOGIC;PR,PL,QR,QL: out STD_LOGIC;P,W: out STD_LOGIC_VECTOR(7 downto 0);A,B: out STD_LOGIC_VECTOR(1 downto 0);end component CONTR;begin u1: T128S port map(CLR=>RST,CLK=>CLK,CO=>T01);u2: SR8 port map(CLK=>CLK,DR=>PR1,DL=>PL1,D=

8、>P1,M=>B1,Q=>Z);u3: SR8 port map(CLK=>CLK,DR=>QR1,DL=>QL1,D=>W1,M=>A1,Q=>Y);u4: CONTR port map(RST=>RST,CLK=>CLK,T0=>T01,L7=>Z(7),L0=>Z(0),R7=>Y(7),R0=>Y(0),PR=>PR1,PL=>PL1,QR=>QR1,QL=>QL1,P=>P1,W=>W1,A=>A1,B=>B1);end architectu

9、re LIGHT_ARCH;/T32S.VHD/library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_unsigned.all;use IEEE.std_logic_arith.all;entity T32S isport(CLR,CLK: in STD_LOGIC; CO:out STD_LOGIC);end entity T32S;architecture T128S_ARCH of T32S is signal IQ: STD_LOGIC_VECTOR(6 downto 0);begin process(CLR,CLK,I

10、Q)is begin if(CLR='0')then IQ<=(others=>'0');elsif(CLK'event and CLK='1')thenIQ<=IQ+1;end if;if(IQ=15)then CO<='1'else CO<='0'end if;end process;end architecture T32S_ARCH;/SR8.VHD/library IEEE;use IEEE.std_logic_1164.all;entity SR8 is port(

11、CLK,DR,DL: in STD_LOGIC; M: in STD_LOGIC_VECTOR(1 downto 0); D: in STD_LOGIC_VECTOR(7 downto 0); Q: out STD_LOGIC_VECTOR(7 downto 0);end entity SR8;architecture RTL of SR8 is signal IQ: STD_LOGIC_VECTOR(7 downto 0);begin process(CLK)is begin if (CLK'event and CLK='0')then case M is when

12、"00"=>NULL; when "01"=>IQ<=DR&IQ(7 downto 1); when "10"=>IQ<=IQ(6 downto 0)&DL; when "11"=>IQ<=D; when others=>NULL;end case;end if;Q<=IQ;end process;end architecture RTL;/COUNTR.VHD/library IEEE;use IEEE.std_logic_1164.all;e

13、ntity CONTR is port(RST,CLK,T0,L7,L0,R7,R0: in STD_LOGIC; PR,PL,QR,QL: out STD_LOGIC; P,W: out STD_LOGIC_VECTOR(7 downto 0); A,B: out STD_LOGIC_VECTOR(1 downto 0); end entity CONTR;architecture CONTR_ARCH of CONTR is type STATE_TYPE is(S0,S1,S2,S3,S4,S5,S6,S7); signal STATE: STATE_TYPE;begin CIRCUIT

14、_STATE: process(RST,CLK)isbeginif(RST=0)then STATE<=S0;elsif (CLKevent and CLK=1)thencase STATE is when S0=>STATE<=S1; when S1=>if(T0=0)then STATE<=S0; else STATE<=S2; end if; when S2=>STATE<=S3; when S3=>if(T0=0)then STATE<=S2; else STATE<=S4; end if; when S4=>if

15、(R0=0)then STATE<=S4; else STATE<=S5; end if; when S5=>if(T0=0)then if(L7=1)then STATE<=S5; else STATE<=S4; end if; else state<=S6; end if; when S6=>if(L0=0)then STATE<=S6; else STATE<=S7; end if; when S7=>if(T0=1)then STATE<=S0; elsif(L7=1)then STATE<=S7; end if;

16、end case;end if;end process CIRCUIT_STATE;output: process(STATE,T0) isbegincase STATE iswhen S0=>PR<=1;PL<=R7;P<=”11111111”;B<=”11”;QR<=L0;QL<=0;W<=”11111111”;A<=”11”;when S1=>PR<=1;PL<=R7;P<=”00000000”;B<=”11”;QR<=L0;QL<=0; W<=”00000000”;A<=”11”

17、;when S2=>PR<=1;PL<=R7;P<=”01010101”;B<=”11”;QR<=L0;QL<=0;W<=”01010101”;A<=”11”;when S3=>if(T0=0)thenPR<=1;PL<=R7;P<=”01010101”;B<=”10”;QR<=L0;QL<=0;W<=”01010101”;A<=”10”;elsePR<=1;PL<=R7;P<=”00000000”;B<=”11”;QR<=L0;QL<=0;W<

18、=”00000000”;A<=”11”;end if;when S4=>PR<=1;PL<=R7;P<=”11111111”;B<=”01”;QR<=L0;QL<=0;W<=”11111111”;A<=”01”;when S5=>if(T0=0)thenPR<=1;PL<=R7;P<=”11111111”;B<=”10”;QR<=L0;QL<=0;W<=”11111111”;A<=”10”;elsePR<=1;PL<=0;P<=”00000000”;B<=”

19、11”;QR<=0;QL<=1;W<=”00000000”;A<=”11”;end if;when S6=>PR<=1;PL<=0;P<=”11111111”;B<=”01”;QR<=0;QL<=1;W<=”11111111”;A<=”10”;when S7=>PR<=1;PL<=0;P<=”11111111”;B<=”10”;QR<=0;QL<=0;W<=”11111111”;A<=”01”;end case;end process OUTPUT;end arc

20、hitecture CONTR_ARCH;彩燈系統(tǒng)綜合圖如圖2所示：圖2： 彩燈系統(tǒng)綜合圖如上面所示電路圖與EL實(shí)驗(yàn)箱連接即可出結(jié)果，但因我們還沒過多地接觸VHDL語(yǔ)言，所以不做為本次課程設(shè)計(jì)的主要方案。方案二：74系列芯片組合成彩燈控制電路主要思路同VHDL語(yǔ)言設(shè)計(jì)一樣，不同的是，本方案中用普通的74系列芯片分別組成定時(shí)器、移位寄存器、控制子系統(tǒng)CONTR及彩燈控制器。 A. 由于彩燈亮、滅一次的時(shí)間為1秒，所以選擇系統(tǒng)的時(shí)鐘CLK的頻率為1HZ使亮滅節(jié)拍與系統(tǒng)時(shí)鐘周期相同。此時(shí)，32秒花型轉(zhuǎn)換周期可以用一個(gè)模32的計(jì)數(shù)器對(duì)CLK脈沖計(jì)數(shù)來方便的實(shí)現(xiàn)定時(shí)，定時(shí)器模塊取名為T32S。為了方便操

21、作，設(shè)置一個(gè)加電后的手工復(fù)位信號(hào)RST。當(dāng)RET有效時(shí)，將控制模塊CONTR置于合適的初始狀態(tài)，使其從花型1開始演示；同時(shí)將定時(shí)器模塊T32S異步清零，使計(jì)時(shí)電路一開始就能正常工作。如下圖3所示：圖3 ：16彩燈的定時(shí)器T32S模為32的計(jì)數(shù)器的仿真圖如下圖4所示： 圖4：模為32的計(jì)數(shù)器的仿真圖因?yàn)槊?2秒自動(dòng)轉(zhuǎn)換一種花型，而一個(gè)時(shí)鐘周期為1秒，所以每一種花型的總共的周期數(shù)都為32個(gè)時(shí)鐘周期。當(dāng)?shù)?2個(gè)時(shí)鐘脈沖輸入時(shí)，此時(shí)有T0=1,由第一種花型向第二種花型轉(zhuǎn)換；當(dāng)?shù)?4個(gè)時(shí)鐘脈沖輸入時(shí)，此時(shí)又有T0=1，由第二種花型向第三種花型轉(zhuǎn)換：當(dāng)?shù)?6個(gè)時(shí)鐘脈沖輸入時(shí)，此時(shí)又有T0=1，由第三種花型

22、向第四種花型轉(zhuǎn)換；當(dāng)?shù)?28個(gè)時(shí)鐘脈沖輸入時(shí)，此時(shí)又有T0=1，由第四種花型向第一種花型轉(zhuǎn)換，如此的循環(huán)下去。B. 實(shí)現(xiàn)數(shù)據(jù)子系統(tǒng)操作控制功能的部分即為發(fā)控制子系統(tǒng)，控制器模塊取名為CONTR，如下圖5所示：圖5：16彩燈的控制系統(tǒng)CONTR因?yàn)榭刂谱酉到y(tǒng)需要異步位功能，所以選擇74161作為控制器的狀態(tài)存儲(chǔ)芯片。其中一些激勵(lì)和輸出表達(dá)式為：D=0 C=QC B=QB A=QCQAL7PR=（QCQB）R7 QR=L0 QL=P7=P5=P3=P1=Q7=Q5=Q3=Q1P6=P4=P0=P2=Q6=Q4=Q2=Q0為了保證開始工作時(shí)控制器處于S0（000）狀態(tài)，加電后首先通過復(fù)位信號(hào)RST將

23、控制器異步清零C. 把定時(shí)器T32S、控制系統(tǒng)CONTR和移位寄存器組成總的電路圖，如下圖6所示：圖6：16彩燈的總的電路圖DR,DL分別為移位寄存器模塊的右移和左移串行數(shù)據(jù)輸入端，M1、M0為移位寄存器模塊的方式控制端。當(dāng)M1M0=00時(shí)，移位寄存器處于保持狀態(tài)；當(dāng)M1M0=01時(shí)，移位寄存器處于右移狀態(tài)；當(dāng)M1M0=10時(shí)，移位寄存器處于左移狀態(tài)；當(dāng)M1M0=01時(shí)，移位寄存器處于置數(shù)狀態(tài)。3、上機(jī)設(shè)計(jì)與仿真結(jié)果A. 用MAXPLUSII軟件在電腦上畫出電路原理圖，保存，設(shè)置畫出的原理圖為當(dāng)前原理圖;B. 選擇合適的芯片，然后對(duì)原理圖進(jìn)行編譯;C. 編譯選擇，添加仿真激勵(lì)源信號(hào)波形，選擇仿

24、真時(shí)間，保存當(dāng)前的文件，并進(jìn)行仿真，觀察電路仿真結(jié)果，得到以下圖7的仿真結(jié)果: 圖7：16彩燈的仿真圖4.上機(jī)實(shí)驗(yàn)-性能測(cè)試A. 打開之前畫好的原理圖，設(shè)置為當(dāng)前原理圖；B. 選擇與EL試驗(yàn)箱相同的芯片后，對(duì)我們所畫的原理圖進(jìn)行編譯；C. 編譯正確無誤后，下載到電腦上;D. 下載完畢后，對(duì)管腳進(jìn)行分配，按照管腳的分配接好電路，輸入端CLK接1HZ的脈沖，復(fù)位端RST與按鍵開關(guān)相連，用LED燈來表示16路彩燈，將Y0Y1、Z0 Z7對(duì)應(yīng)的管腳分別與16只LED等相連。得到如下表1：16彩燈的真值表：個(gè)數(shù)Z7Z6Z5Z4Z3Z2Z1Z0Y7Y6Y5Y4Y3Y2Y1Y0100000000000000

25、002111111111111111130000000000000000411111111111111113301010101010101013410101010101010103501010101010101013610101010101010106500000000000000006610000000000000006711000000000000006811100000000000006911110000000000007011111000000000007111111100000000007211111110000000007311111111000000007411111111100

26、000007511111111110000007611111111111000007711111111111100007811111111111110007911111111111111008011111111111111108111111111111111118211111111111111108311111111111111008411111111111110008511111111111100008611111111111000008711111111110000008811111111100000008911111111000000009011111110000000009111111

27、100000000009211101000000000009311110000000000009411000000000000009510000000000000009600000000000000009710000000000000019811000000000000119911100000000001111001111000000001111101111110000001111110211111100001111111031111111001111111104111111111111111110511111110011111111061111110000111111107111110000

28、0011111108111100000000111110911100000000001111101100000000000011111100000000000000111200000000000000001131000000000000001114110000000000001111511100000000001111161111000000001111117111110000001111111811111100001111111191111111001111111120111111111111111112111111110011111111221111110000111111123111110000001111112411110000000011111251110000000000111126110000000000001112710000000000000011280000000000000000表1：16路彩燈真值表5、實(shí)驗(yàn)元器件 十進(jìn)制同步計(jì)數(shù)器74160芯片 兩片74151芯片 五片十六進(jìn)制同步計(jì)數(shù)器74161芯片 一片八位移位寄存器74198芯片 兩片 各簡(jiǎn)單的邏輯門若干 6、實(shí)驗(yàn)結(jié)果討論A. 通過本次的數(shù)字電路課程設(shè)計(jì)，我們知道了用小規(guī)模和中規(guī)模的芯片能實(shí)現(xiàn)各種組合邏輯電路，制作成現(xiàn)實(shí)生活中的許多實(shí)物