基于VHDL語言的十進制計數顯示設計(讀書報告、研究報告、EDA、SOPC)

1、2010年 春 季學期創(chuàng)新研修課程考核（讀書報告、研究報告）考核科目:SOPC(片上可編程系統(tǒng))及EDA技術 學生所在院（系）:電氣工程及其自動化學院學 生 姓 名: 學 號:考核結果閱卷人 第 1 頁 （共 頁） 基于VHDL語言的十進制計數顯示設計 1 引言我們熟知的各種數字系統(tǒng)終端設備都需要對于十進制的信息進行數碼顯示，從萬用表，電壓源等等儀器儀表到生活中的各種電氣設備，其中最常用的顯示器件就是LED和LCD。在大規(guī)?？删幊踢壿嬈骷﨔PGA的硬件基礎上，根據譯碼器原理運用VHDL語言對十進制計數譯碼顯示電路進行了設計，同時通過Quartus II 8.0的軟件開發(fā)環(huán)境對設計電路進行了仿真

2、，同時下載到課程所發(fā)的實驗箱中驗證了硬件功能。2 十進制譯碼器顯示的原理計數器是一種中規(guī)模的集成電路，其種類繁多，不但可以實現計數分頻，而且可以實現測量、運算、定時、延時等等控制功能。目前各類計數器均有典型產品，二進制計數器74LS161、十進制計數器74LS90、十六進制計數器74LS191等。十進制計數器的工作原理，同二進制計數器相比較為復雜。一般分析步驟是：（1）從邏輯圖上得出每個觸發(fā)器的輸入信號表達式；（2）將上述表達式帶入 各觸發(fā)器的狀態(tài)方程，得到表示該計數器工作狀態(tài)的狀態(tài)方程；（3）根據狀態(tài)方程得到計數器的狀態(tài)轉換表；（4）判斷計數器的功能； 圖1 為由D觸發(fā)器組成的四位數碼計數電

3、路圖在上圖所示的同步十進制加法計數器中有：將上述關系代入各JK觸發(fā)器的特征方程，則計數器的狀態(tài)方程為：設計數器初始狀態(tài)為0000，第一個計數脈沖來到后有：即計數器的狀態(tài)為0001。同理計數可得，第2個計數脈沖來到后，狀態(tài)為0010，類推可得到表1所示的狀態(tài)轉換表。由于是這里是十進制計數器，所以在計數器狀態(tài)為1001時，即計數為9時需要跳過后面的6個狀態(tài)，在下一個脈沖到來時，狀態(tài)變?yōu)?000，完成一次十進制計數循環(huán)。 表1 同步十進制加法計數器狀態(tài)表計數Q4Q3Q2Q1十進制數000000100011200102300113401004501015601106701117810008910019

4、101010X111011X121100X131101X141110X151111X其中利用開發(fā)箱上的開關1作為計數脈沖給出端，開關2作為清零信號給出端，顯示由7段LED給出，計數與數碼顯示所需七位二進制數對應關系表2所示： 表2 7段數碼管顯示對應二進制數計數值數碼管對應七位二進制數00001111110000101100000010110110100111111001010001100110101101101101100011111011111100001000111111110011111011其他00000003 程序框圖及程序清單根據上述原理，利用VDHL語言在Altera公司研發(fā)的

5、Quartus II的仿真環(huán)境中進行程序設計。程序流程圖如下：開始是清零端是否為1否否計數端是否有信號是計數器加一是計數器是否到10進位位加1否清零顯示計數器值 圖2 十進制顯示計數器程序流程圖按上述流程圖在用VHDL語言在仿真環(huán)境里的編程代碼如下：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity rr is port( rst,clk:in std_logic; y:out std_logic_vector(13 downto

6、 0);end rr;architecture Behavioral of rr is signal oc:std_logic; signal data:std_logic_vector(3 downto 0); Signal Data1:std_logic_vector(3 downto 0); Signal Data2:std_logic_vector(3 downto 0); signal count_1:STD_LOGIC_vector (3 DOWNTO 0); signal count_2:STD_LOGIC_vector (3 DOWNTO 0); signal outdata1

7、:std_logic_vector(6 downto 0); signal outdata2:std_logic_vector(6 downto 0);begin count1: process(rst,clk)begin if (rst='1') then count_1<="0000"count_2<="0000" elsif (rising_edge(clk) then if (count_1="1001") then count_1<="0000"oc<='1

8、' else count_1<=count_1+1;oc<='0' end if; if(oc='1')then count_2<=count_2+1; elsif (count_2="0110") then count_2<="0000" end if; end if; Data1<=count_1;Data2<=count_2; end process; led1:process(rst,clk) begin if (rst='1') then outdata

9、1<="0000000" else if (rising_edge(clk) then case data1 is WHEN "0000"=>outdata1<="1111110" WHEN "0001"=>outdata1<="0110000" WHEN "0010"=>outdata1<="1101101" WHEN "0011"=>outdata1<="1111001

10、" WHEN "0100"=>outdata1<="0110011" WHEN "0101"=>outdata1<="1011011" WHEN "0110"=>outdata1<="0011111" WHEN "0111"=>outdata1<="1110000" WHEN "1000"=>outdata1<="1111111"

11、; WHEN "1001"=>outdata1<="1111011" when others=>outdata1<="0000000" end case; case data2 is WHEN "0000"=>outdata2<="1111110" WHEN "0001"=>outdata2<="0110000" WHEN "0010"=>outdata2<="110

12、1101" WHEN "0011"=>outdata2<="1111001" WHEN "0100"=>outdata2<="0110011" WHEN "0101"=>outdata2<="1011011" WHEN "0110"=>outdata2<="0011111" WHEN "0111"=>outdata2<="1110000&

13、quot; WHEN "1000"=>outdata2<="1111111" WHEN "1001"=>outdata2<="1111011" when others=>outdata2<="0000000" end case; end if; end if; end process; y<=outdata2&outdata1;end Behavioral;4 仿真結果通過編譯成功后，利用Quartus自帶的waveform simulation進行十進制計數器的仿真，仿真結果如下： 圖3 十進制加法計數器仿真結果上圖中表示的是從0到19的計數，其中y0到y(tǒng)6表示的十進制個位數，y7到y(tǒng)13表示的是十位數，其數位以表示成了7段數碼管顯示所需輸出值，對應表2可得仿真結果正確。5