10--上機(jī)步驟及考試復(fù)習(xí) (1)

1、復(fù)習(xí)：一. 基本概念第1、2、3、4、5章。1) 摩爾定理：摩爾定律是由英特爾創(chuàng)始人之一戈登·摩爾提出來(lái)的。其內(nèi)容為：集成電路上可容納的電晶體數(shù)目，約每隔24個(gè)月便會(huì)增加一倍；經(jīng)常被引用的“18個(gè)月”是由英特爾首席執(zhí)行官David House所說(shuō)：預(yù)計(jì)18個(gè)月會(huì)將芯片的性能提高一倍（即更多的晶體管使其更快）簡(jiǎn)單說(shuō)：硅集成電路按照4年為一代，每代的芯片集成度要翻兩番、工藝線寬約縮小30%，IC工作速度提高1.5倍等發(fā)展規(guī)律發(fā)展2) 設(shè)計(jì)規(guī)則；要設(shè)計(jì)一款集成電路，首先要確定它可以實(shí)現(xiàn)什么樣的功能、具有什么樣的性能，同時(shí)為了產(chǎn)品的市場(chǎng)推廣并保證制造廠商的投資回報(bào)，還必須控制制造成本。集成電

2、路的設(shè)計(jì)簡(jiǎn)單地說(shuō)就是一個(gè)將抽象的產(chǎn)品設(shè)計(jì)要求（如預(yù)期的功能和性能要求）轉(zhuǎn)化成特定元器件的組合，最終在硅片上實(shí)現(xiàn)的過(guò)程。 (1)芯片面積越小越好這是因?yàn)槿绻粔K集成電路裸片（封裝之前的芯片）的面積越小，那么在一塊晶圓片上可以獲得的芯片數(shù)就會(huì)越多。對(duì)于同樣的工藝過(guò)程，獲得芯片的片數(shù)越多，就意味著可以降低芯片的成本。 (2)電路性能越高越好 這里所說(shuō)的電路性能，主要是指運(yùn)行速度。集成電路的速度通常是用它能夠達(dá)到的最高頻率來(lái)進(jìn)行衡量的，當(dāng)一塊集成電路可以達(dá)到的運(yùn)行頻率越高，那么它在一定的時(shí)間內(nèi)可以完成的任務(wù)就越多，性能就越高。 (3)芯片功耗越低越好功耗反映在單位時(shí)間里芯片會(huì)消耗掉多少電能量，集成電路

3、的功耗越低，由它構(gòu)建的電子產(chǎn)品越節(jié)能，越符合綠色環(huán)保要求，產(chǎn)品競(jìng)爭(zhēng)力就越強(qiáng)。特別是移動(dòng)電子設(shè)備（例如手機(jī)、筆記本電腦等），功耗越低就意味著其電池的使用時(shí)間就越長(zhǎng)，對(duì)使用者越方便。 (4)可制造性越優(yōu)越好 有關(guān)可制造性設(shè)計(jì)(DFM-DFX)對(duì)于集成電路設(shè)計(jì)的必要性和重要性，在第2章中已經(jīng)做了介紹。值得注意的是，現(xiàn)代集成電路設(shè)計(jì)，已經(jīng)進(jìn)入亞微米/納米尺寸，從0.18m披術(shù)節(jié)點(diǎn)開(kāi)始，半導(dǎo)體制造工藝中廣泛采用了所謂“亞波長(zhǎng)光刻”技術(shù)。在該種技術(shù)下生產(chǎn)的集成電路特征尺寸小于光源波長(zhǎng)。亞波長(zhǎng)光刻的使用，導(dǎo)致掩模圖形和硅片表面實(shí)際印刷圖形之間不再一致。版圖圖形轉(zhuǎn)移過(guò)程中的失真，將會(huì)影響最后產(chǎn)品的性能參數(shù)，并

4、降低集成電路的成品率。在這種情況下可制造性設(shè)計(jì)的復(fù)雜性與日俱增，對(duì)集成電路產(chǎn)品成本控制越來(lái)越重要。 除上述4點(diǎn)外，在現(xiàn)代集成電路設(shè)計(jì)中還需要考慮其他諸多因素，比如說(shuō)抗電磁干擾能力、片內(nèi)信號(hào)是不是能夠準(zhǔn)確地傳輸、易用性等。因此，集成電路設(shè)計(jì)是一項(xiàng)龐大而繁雜的工程，既要求從業(yè)者具有多學(xué)科的綜合能力，又要有團(tuán)隊(duì)合作精神。一塊優(yōu)秀的集成電路設(shè)計(jì)，需要有許多杰出的工程師通力合作才能完成。 如上所述，我們總是希望設(shè)計(jì)出來(lái)的集成電路能夠具有更小的面積、更高的速度、更低的功耗和更優(yōu)的工藝性。但是，在實(shí)際的設(shè)計(jì)過(guò)程中，工程師們很難同時(shí)實(shí)現(xiàn)這4個(gè)目標(biāo)，這是因?yàn)槊娣e、速度、功耗和工藝性這幾種因素通常會(huì)相互制約：為了

5、實(shí)現(xiàn)更低的功耗，常常會(huì)導(dǎo)致速度不得不變慢；而當(dāng)我們想要提高速度的時(shí)候，卻會(huì)引起功耗增大等。因此在設(shè)計(jì)中需要統(tǒng)籌兼顧，尋找最優(yōu)的“平衡點(diǎn)”. 在具體產(chǎn)品設(shè)計(jì)時(shí)，由于產(chǎn)品性質(zhì)和要求不同，眾多要求指標(biāo)中必然有一個(gè)主要矛盾。例如手機(jī)更側(cè)重功耗和體積，希望電池使用時(shí)間長(zhǎng)、體積小巧，那么設(shè)計(jì)手機(jī)里的芯片時(shí)，工程師們需重點(diǎn)考慮的就是如何實(shí)現(xiàn)更小的面積和更低的功耗這兩個(gè)目標(biāo)，而將速度放在次要的位置。而對(duì)于計(jì)算機(jī)的CPU/GPU芯片來(lái)說(shuō)，芯片需耍處理海量的數(shù)據(jù)，因此速度是其最重要的性能要求，但速度提高會(huì)帶來(lái)功耗的增加。因此，設(shè)計(jì)中要針對(duì)芯片的具體應(yīng)用抓主要矛盾，犧牲其他次要因素，進(jìn)行選擇和優(yōu)化。 這種在集成電路

6、設(shè)計(jì)中統(tǒng)籌兼顧與抓主要矛盾的原則，其實(shí)在其他設(shè)計(jì)中也會(huì)遇到，工程界有人也稱其為“折中原則”。特征尺寸：即CPU表面電路的特征線寬，我們常說(shuō)的130nm制程、90nm制程指的就是CPU的特征尺寸。特征尺寸越小，單位面積內(nèi)的晶體管集成度就越高。在微電子學(xué)中，特征尺寸通常指集成電路中半導(dǎo)體器件的最小尺寸，如MOS管的柵長(zhǎng)，特征尺寸是衡量集成電路設(shè)計(jì)和制造水平的重要尺度，特征尺寸越小，芯片的集成度越高，速度越快，性能越好3) ASIC：ASIC被認(rèn)為是一種為專門目的而設(shè)計(jì)的集成電路。是指應(yīng)特定用戶要求和特定電子系統(tǒng)的需要而設(shè)計(jì)、制造的集成電路。ASIC的特點(diǎn)是面向特定用戶的需求，ASIC在批量生產(chǎn)時(shí)與

7、通用集成電路相比具有體積更小、功耗更低、可靠性提高、性能提高、保密性增強(qiáng)、成本降低等優(yōu)點(diǎn)。； IC：集成電路（integrated circuit）是一種微型電子器件或部件（新型半導(dǎo)體器件）。采用一定的工藝（經(jīng)過(guò)氧化、光刻、擴(kuò)散、外延、蒸鋁等半導(dǎo)體制造工藝），把一個(gè)電路中所需的晶體管、二極管、電阻、電容和電感等有源元件及布線互連一起，制作在一小塊或幾小塊半導(dǎo)體晶片或介質(zhì)基片上，然后封裝在一個(gè)管殼內(nèi)，成為具有所需電路功能的微型結(jié)構(gòu)。簡(jiǎn)單說(shuō)： 集成電路：通過(guò)一系列特定的加工工藝，將晶體管、二極管等有源器件和電阻、電容等無(wú)源器件，按照一定的電路互連，“集成”在一塊半導(dǎo)體單晶片（如Si、Ga

8、As）上，封裝在一個(gè)外殼內(nèi)，執(zhí)行特定電路或系統(tǒng)功能。4) 氧化：狹義地，氧元素與其他的物質(zhì)元素發(fā)生的化學(xué)反應(yīng)，稱其為氧化，也是一種重要的化工單元過(guò)程。 廣義的氧化，指物質(zhì)失電子（氧化數(shù)升高）的過(guò)程。； 用化學(xué)反應(yīng)腐蝕掉一層金屬表面光刻 是一種圖形復(fù)印和化學(xué)腐蝕相結(jié)合精密表面加工技術(shù)。擴(kuò)散 將所需的物質(zhì)，以一定的方式摻入到半導(dǎo)體基片規(guī)定的區(qū)域內(nèi)，并達(dá)到規(guī)定的數(shù)量和符合要求的分布；淀積 化學(xué)氣相淀積：把含有構(gòu)成薄膜元素的氣態(tài)反應(yīng)劑的氣態(tài)反應(yīng)劑或者液態(tài)反應(yīng)劑蒸汽，以合理的流速引入反應(yīng)室，并以某種方式激活后在襯底表面發(fā)生化學(xué)反應(yīng)并在淀積成膜的一種方法。5) 深亞微米集成電路 通常把0.35-0.8m及

9、其以下稱為亞微米級(jí)，0.25um及其以下稱為深亞微米，0.05um及其以下稱為納米級(jí)。深亞微米制造的關(guān)鍵技術(shù)主要包括紫外光刻技術(shù)、等離子體刻蝕技術(shù)、離子注入技術(shù)、銅互連技術(shù)（不是同互連）等。目前，國(guó)際上集成電路的主流生產(chǎn)工藝技術(shù)為0.032m-0.045m。6) CIF格式：是常用的標(biāo)準(zhǔn)化圖像格式（Common Intermediate Format）；GDS格式；GDS II流格式，常見(jiàn)的縮寫(xiě)GDSII，是一個(gè)數(shù)據(jù)庫(kù)文件格式，它是事實(shí)上的行業(yè)標(biāo)準(zhǔn)進(jìn)行數(shù)據(jù)交換集成的電路或IC布局原圖。它是一個(gè)二進(jìn)制文件格式代表平面的幾何形狀，文本標(biāo)簽和其他信息以分層的形式布局。這些數(shù)據(jù)可以

10、被用來(lái)重建全部或部分的藝術(shù)作品中使用的共享布局，將不同的工具之間的藝術(shù)品，或者創(chuàng)建的光掩模7) DRC 版圖設(shè)計(jì)規(guī)則的驗(yàn)證 ;設(shè)計(jì)規(guī)則是版圖中各種圖形尺寸的規(guī)范。一般設(shè)計(jì)規(guī)則是以器件的特征尺寸（如MOS電路中器件的柵長(zhǎng)）為基準(zhǔn)，根據(jù)制造工藝水平（圖形橫向的加工誤差和光刻的對(duì)中誤差）及某些其它考慮，制定出的一整套關(guān)于各掩膜相關(guān)層上圖形自身尺寸及圖形間相對(duì)尺寸的許可范圍。設(shè)計(jì)規(guī)則檢查，則是檢查版圖中各掩膜相關(guān)層上圖形的各種尺寸，保證無(wú)一違反預(yù)訂的設(shè)計(jì)規(guī)則。設(shè)計(jì)規(guī)則的范圍很寬，項(xiàng)目極其繁雜，但其中大部分規(guī)則是關(guān)于圖形邊與邊之距離的規(guī)范。 ERC 電學(xué)規(guī)則檢查 查出有無(wú)器件懸空或者短接錯(cuò)誤; LPE

11、版圖參數(shù)提取 從生成的版圖中提取關(guān)鍵參數(shù)，例如CMOS的長(zhǎng)寬比、耦合電容等。另外可以獲得電路的邏輯門延遲和連線延遲參數(shù)，從而進(jìn)行更精確的仿真; LVS版圖與電路一致性檢查 在做電學(xué)驗(yàn)證之前，需對(duì)版圖作必要的注釋，選擇某些點(diǎn)進(jìn)行命名。最主要的（也是最起碼的）是指出電源、地及各輸入、輸出端口（對(duì)于芯片則是壓焊塊）的名稱。這些名稱應(yīng)同將與版圖作一致性檢查的電路中相應(yīng)節(jié)點(diǎn)的名稱一致。可以在版圖上各種有關(guān)節(jié)點(diǎn)圖形的位置上標(biāo)注相關(guān)名稱的文字，也可把各個(gè)名稱列在一個(gè)文件中，每個(gè)名稱后注明此名稱所對(duì)應(yīng)圖形內(nèi)某點(diǎn)在版圖中坐標(biāo)值。這些名稱因同電路上特定節(jié)點(diǎn)相聯(lián)系，故稱節(jié)點(diǎn)名。 LVS是把從版圖中根據(jù)器件

12、與節(jié)點(diǎn)識(shí)別提取出的電路同原設(shè)計(jì)的電路進(jìn)行對(duì)比檢查，要求二者在結(jié)構(gòu)上達(dá)到一致；集成電路版圖一個(gè)簡(jiǎn)單的CMOS運(yùn)算放大器的模擬集成電路版圖（輸入端位于左邊，補(bǔ)償電容位于右邊）。圖中藍(lán)色部分為金屬層，而綠色和棕色部分為N型和P型摻雜的半導(dǎo)體，紅色部分為多晶硅，交叉陰影區(qū)為電路的連線集成電路版圖（英語(yǔ)：integrated circuit layout），是真實(shí)集成電路物理情況的平面幾何形狀描述。集成電路版圖是集成電路設(shè)計(jì)中最底層步驟物理設(shè)計(jì)的成果，物理設(shè)計(jì)通過(guò)布局、布線技術(shù)將邏輯綜合的成果門級(jí)的網(wǎng)表轉(zhuǎn)換成物理版圖文件，這個(gè)文件包含了各個(gè)硬件單元在芯片上的形狀、面積和位置信息。1:3版圖設(shè)計(jì)的結(jié)果必須

13、遵守制造工藝、時(shí)序、面積、功耗等的約束。2:2版圖設(shè)計(jì)是借助電子設(shè)計(jì)自動(dòng)化工具來(lái)完成的。集成電路版圖完成后，整個(gè)集成電路設(shè)計(jì)流程基本結(jié)束。隨后，半導(dǎo)體加工廠會(huì)接收版圖文件，利用具體的半導(dǎo)體器件制造技術(shù)，來(lái)制造實(shí)際的硬件電路。如果以標(biāo)準(zhǔn)的工業(yè)流程進(jìn)行集成電路制造，即化學(xué)、熱學(xué)以及一些與光刻有關(guān)的變量可以得到精確控制，那么最終制造出的集成電路的行為在很大程度上取決于不同“幾何形狀”之間的相互連接以及位置決定。集成電路布局工程師的工作是將組成集成電路芯片的所有組件安置和連接起來(lái)，并符合預(yù)先的技術(shù)要求。通常這些技術(shù)要求包括性能、尺寸和制造可行性。在版圖圖形中，不同顏色圖形形狀可以分別代表金屬、二氧化硅

14、或組成集成電路組件的其他半導(dǎo)體層。同時(shí)，版圖可以提供導(dǎo)體、隔離層、接觸、通孔、摻雜注入層等方面的信息。2:22生成的版圖必須經(jīng)過(guò)一系列被稱為物理驗(yàn)證的檢查流程。設(shè)計(jì)人員必須使版圖滿足制造工藝、設(shè)計(jì)流程和電路性能三方面帶來(lái)的約束條件。其中，制造工藝往往要求電路符合最小線寬等工藝限制，而功率耗費(fèi)、占用面積也是考慮的因素。驗(yàn)證流程中最常見(jiàn)的是分為：34· 設(shè)計(jì)規(guī)則檢查（design rule checking, DRC）5：通常會(huì)對(duì)寬度、間距、面積等進(jìn)行檢驗(yàn)。· 版圖與電路圖一致性檢查（layout versus schematic, LVS）6：將原始電路圖的網(wǎng)表與版圖中提取出

15、來(lái)的電路圖的網(wǎng)表加以比較。· 版圖參數(shù)提?。簭纳傻陌鎴D中提取關(guān)鍵參數(shù)，例如CMOS的長(zhǎng)寬比、耦合電容等。另外可以獲得電路的邏輯門延遲和連線延遲參數(shù)，從而進(jìn)行更精確的仿真。1:127· 電學(xué)規(guī)則檢查：檢查是否存在通路、短路、孤立節(jié)點(diǎn)等情況在所有的驗(yàn)證完成之后，版圖數(shù)據(jù)會(huì)轉(zhuǎn)換到一種在工業(yè)界通用的標(biāo)準(zhǔn)格式，通常是GDSII格式，然后它會(huì)被送到半導(dǎo)體硬件廠商進(jìn)行制造。這一數(shù)據(jù)傳送過(guò)程被稱為下線，這一術(shù)語(yǔ)源于這些數(shù)據(jù)以往是通過(guò)磁帶運(yùn)輸?shù)焦S的。半導(dǎo)體硬件廠商進(jìn)一步將標(biāo)準(zhǔn)格式的數(shù)據(jù)轉(zhuǎn)換成另一種格式，并用它來(lái)生產(chǎn)用于進(jìn)行半導(dǎo)體器件制造中光刻步驟的掩膜等精密規(guī)格的器材。在集成電路發(fā)展的早

16、期，集成電路的復(fù)雜程度較低，因此設(shè)計(jì)任務(wù)也沒(méi)如今那么困難，其版圖設(shè)計(jì)主要依靠人工在不透明的磁帶和膠片上完成，這在一定程度上類似人們使用印刷電路板來(lái)完成中小型電路的設(shè)計(jì)?，F(xiàn)代超大規(guī)模集成電路的版圖設(shè)計(jì)通常需要在集成電路版圖編輯器等軟件的輔助下完成，大多數(shù)復(fù)雜的步驟都可以使用電子設(shè)計(jì)自動(dòng)化工具代替人工勞動(dòng)，包括布局、布線工具等，但是工程師也必須掌握操作這些軟件的技術(shù)。整個(gè)有關(guān)版圖的物理設(shè)計(jì)、仿真往往涉及了大量文件格式。隨著計(jì)算機(jī)功能的不斷強(qiáng)化，自動(dòng)化集成電路版圖工具軟件也不斷發(fā)展，諸如Synopsys、Mentor Graphics、Cadence、Compass和Daisy等公司的產(chǎn)品占據(jù)了相當(dāng)

17、的市場(chǎng)份額。2:18) PN 結(jié) 采用不同的摻雜工藝，通過(guò)擴(kuò)散作用，將P型半導(dǎo)體與N型半導(dǎo)體制作在同一塊半導(dǎo)體（通常是硅或鍺）基片上，在它們的交界面就形成空間電荷區(qū)稱為PN結(jié)（英語(yǔ)：PN junction）。PN結(jié)具有單向?qū)щ娦?，是電子技術(shù)中許多元件，例如半導(dǎo)體二極管、雙極性晶體管的物質(zhì)基礎(chǔ)。（模電書(shū)上有詳細(xì)介紹） 方塊電阻 指一個(gè)正方形的薄膜導(dǎo)電材料邊到邊“之”間的電阻，方塊電阻有一個(gè)特性，即任意大小的正方形邊到邊的電阻都是一樣的，不管邊長(zhǎng)是1米還是0.1米，它們的方阻都是一樣，這樣方阻僅與導(dǎo)電膜的厚度等因素有關(guān)。 方塊電阻：Rs=/t(其中為塊材的電阻率,t為塊材厚度） 或者寫(xiě)成電導(dǎo)率的表

18、達(dá)式：Rs = 1/(t) 這樣 在計(jì)算塊材電阻的時(shí)候，我們就可以利用方塊電阻乘以長(zhǎng)寬比例得到，計(jì)算過(guò)程與維度無(wú)關(guān)：R=Rs*L/W(L為塊材長(zhǎng)度，W為塊材寬度）9）噪聲容限 噪聲容限（英語(yǔ)：Noise Margin）是指在前一極輸出為最壞的情況下，為保證后一極正常工作，所允許的最大噪聲幅度。在數(shù)字電路中，一般常以“1”態(tài)上（下）限噪聲容限和“0”態(tài)上（下）限噪聲容限中的最小值來(lái)表示電路（或元件）的噪聲容限。噪聲容限越大說(shuō)明容許的噪聲越大，電路的抗干擾性越好。高電平噪聲容限=最小輸出高電平電壓-最小輸入高電平電壓低電平噪聲容限=最大輸入低電平電壓-最大輸出低電平電壓噪聲容限=min高電平噪聲容

19、限，低電平噪聲容限高電平噪聲容限 高電平噪聲容限=最小輸出高電平電壓-最小輸入高電平電壓低電平噪聲容限 低電平噪聲容限=最大輸入低電平電壓-最大輸出低電平電壓10） CMOS反向器的功耗 CMOS是由PMOS和NMOS所組成的互補(bǔ)型電路 CMOS反相器 MOSFET有P溝道和N溝道兩種，每種中又有耗盡型和增強(qiáng)型兩類。由N溝道和P溝道兩種MOSFET組成的電路稱為互補(bǔ)MOS或CMOS電路。   下圖表示CMOS反相器電路，由兩只增強(qiáng)型MOSFET組成，其中一個(gè)為N溝道結(jié)構(gòu)，另一個(gè)為P溝道結(jié)構(gòu)。為了電路能正常工作，要求電源電壓VDD大于兩個(gè)管子的開(kāi)啟電壓的絕

20、對(duì)值之和，即 VDD(VTN|VTP|) 。CMOS反相器工作原理   首先考慮兩種極限情況：當(dāng)vI處于邏輯0時(shí) ，相應(yīng)的電壓近似為0V；而當(dāng)vI處于邏輯1時(shí)，相應(yīng)的電壓近似為VDD。假設(shè)在兩種情況下N溝道管 TN為工作管P溝道管TP為負(fù)載管。但是，由于電路是互補(bǔ)對(duì)稱的，這種假設(shè)可以是任意的，相反的情況亦將導(dǎo)致相同的結(jié)果。   下圖分析了當(dāng)vI=VDD時(shí)的工作情況。在TN的輸出特性iDvDS（vGSNVDD）(注意vDSN=vO)上 ，疊加一條負(fù)載線，它是負(fù)載管TP在 vSG

21、P=0V時(shí)的輸出特性iDvSD。由于vSGPVT（VTN=|VTP|=VT），負(fù)載曲線幾乎是一條與橫軸重合的水平線。兩條曲線的交點(diǎn)即工作點(diǎn)。顯然，這時(shí)的輸出電壓vOL0V（典型值10mV ，而通過(guò)兩管的電流接近于零。這就是說(shuō)，電路的功耗很?。ㄎ⑼吡考?jí)） 下圖分析了另一種極限情況，此時(shí)對(duì)應(yīng)于vI0V。此時(shí)工作管TN在vGSN0的情況下運(yùn)用，其輸出特性iDvDS幾乎與橫軸重合 ，負(fù)載曲線是負(fù)載管TP在vsGPVDD時(shí)的輸出特性iDvDS。由圖可知，工作點(diǎn)決定了VOVOHVDD；通過(guò)兩器件的電流接近零值 ?？梢?jiàn)上述兩種極限情況下的功耗都很低。由此可知，基本CMOS反相器

22、近似于一理想的邏輯單元，其輸出電壓接近于零或+VDD，而功耗幾乎為零。 CMOS反相器傳輸特性   下圖為CMOS反相器的傳輸特性圖。圖中VDD=10V，VTN=|VTP|=VT= 2V。由于 VDD（VTN|VTP|），因此，當(dāng)VDD-|VTP|>vI>VTN 時(shí),TN和TP兩管同時(shí)導(dǎo)通。考慮到電路是互補(bǔ)對(duì)稱的，一器件可將另一器件視為它的漏極負(fù)載。還應(yīng)注意到，器件在放大區(qū)（飽和區(qū)）呈現(xiàn)恒流特性，兩器件之一可當(dāng)作高阻值的負(fù)載。因此，在過(guò)渡區(qū)域，傳輸特性變化比較急劇。兩管在VI=VDD/2處轉(zhuǎn)換狀態(tài)。CMOS反相器

23、工作速度 CMOS反相器在電容負(fù)載情況下，它的開(kāi)通時(shí)間與關(guān)閉時(shí)間是相等的，這是因?yàn)殡娐肪哂谢パa(bǔ)對(duì)稱的性質(zhì)。下圖表示當(dāng)vI=0V時(shí) ，TN截止，TP導(dǎo)通，由VDD通過(guò)TP向負(fù)載電容CL充電的情況。由于CMOS反相器中，兩管的gm值均設(shè)計(jì)得較大，其導(dǎo)通電阻較小，充電回路的時(shí)間常數(shù)較小。類似地，亦可分析電容CL的放電過(guò)程。CMOS反相器的平均傳輸延遲時(shí)間約為10ns。靜態(tài)功耗；動(dòng)態(tài)功耗；功耗周期延遲積9) 你自己認(rèn)為的Digital/Analog/SOC IC設(shè)計(jì)過(guò)程下面主要針對(duì)模擬、數(shù)字以及我所了解的SOC設(shè)計(jì)知識(shí)向大家簡(jiǎn)要介紹一下： 模擬IC設(shè)計(jì)：目前國(guó)內(nèi)大多數(shù)模擬

24、IC設(shè)計(jì)采用逆向設(shè)計(jì)方法，逆向設(shè)計(jì)的好處在于：通過(guò)對(duì)于別人電路的學(xué)習(xí)和分析，能夠鍛煉你的電路分析能力；通過(guò)芯片解剖，能學(xué)習(xí)先進(jìn)的半導(dǎo)體工藝技術(shù)。當(dāng)然，長(zhǎng)期的逆向設(shè)計(jì)將會(huì)遏制你的創(chuàng)新能力，國(guó)內(nèi)模擬設(shè)計(jì)的目標(biāo)是通過(guò)從逆向設(shè)計(jì)慢慢轉(zhuǎn)向初步乃至全部的正向設(shè)計(jì)。 個(gè)人覺(jué)得所具備的知識(shí)應(yīng)該包括： 首先應(yīng)該是器件物理：包括半導(dǎo)體物理、晶體管原理等等；     其次是工藝知識(shí)，模擬電路的設(shè)計(jì)需要對(duì)于工藝具有相當(dāng)深刻的理解，如設(shè)計(jì)一個(gè)運(yùn)放，根據(jù)所給的參數(shù)指標(biāo)，你是選擇CMOS、BIPOLAR還是BICMOS工藝。在所選工藝中，你所需要的各種器

25、件Foundry是否都能夠提供，各種器件的參數(shù)是否能滿足你設(shè)計(jì)的要求？不能滿足的話，你應(yīng)該采用何種替代方法或是能夠調(diào)整哪些工藝參數(shù)得到滿足你設(shè)計(jì)要求的器件？當(dāng)你調(diào)整工藝參數(shù)后，對(duì)你器件的其它的參數(shù)是否有影響，對(duì)你的后端Layout是否產(chǎn)生影響？等等一系列的問(wèn)題的解決都需要你對(duì)工藝的透徹理解； 然后才是電路。  講一下系統(tǒng)級(jí)設(shè)計(jì)，這個(gè)所說(shuō)的系統(tǒng)級(jí)主要是針對(duì)ADC、PMU、PLL等模擬電路中的高層次模塊，系統(tǒng)級(jí)的設(shè)計(jì)一般都是采用topdown的設(shè)計(jì)方法，一個(gè)人一般不可能完成高層次模塊的所有設(shè)計(jì)，在整個(gè)設(shè)計(jì)過(guò)程中需要一個(gè)團(tuán)隊(duì)的協(xié)同作戰(zhàn)，個(gè)人專長(zhǎng)不同，分工不同，有專門的系統(tǒng)級(jí)設(shè)計(jì)人

26、員，運(yùn)放設(shè)計(jì)人員，Bandgap設(shè)計(jì)人員等等，經(jīng)常在網(wǎng)上看到有人說(shuō)自己做過(guò)ADC、DCDC、ACDC，還有PLL，甚至還有數(shù)字方面的DSP，數(shù)字ic設(shè)計(jì)流程 1. 首先是使用HDL語(yǔ)言進(jìn)行電路描述，寫(xiě)出可綜合的代碼。然后用仿真工具作前仿真，對(duì)理想狀況下的功能進(jìn)行驗(yàn)證。這一步可以使用Vhdl或Verilog作為工作語(yǔ)言，EDA工具方面就我所知可以用Synopsys的VSS（for Vhdl）、VCS（for Verilog）Cadence的工具也就是著名的Verilog-XL和NC Verilog 2.前仿真通過(guò)以后，可以把代碼拿去綜合

27、，把語(yǔ)言描述轉(zhuǎn)化成電路網(wǎng)表，并進(jìn)行邏輯和時(shí)序電路的優(yōu)化。在這一步通過(guò)綜合器可以引入門延時(shí)，關(guān)鍵要看使用了什么工藝的庫(kù)這一步的輸出文件可以有多種格式，常用的有EDIF格式。綜合工具Synopsys的Design Compiler，Cadence的Ambit 3，綜合后的輸出文件，可以拿去做layout，將電路fit到可編程的片子里或者布到硅片上這要看你是做單元庫(kù)的還是全定制的。全定制的話，專門有版圖工程師幫你畫(huà)版圖，Cadence的工具是layout editor單元庫(kù)的話，下面一步就是自動(dòng)布局布線,auto place & r

28、oute，簡(jiǎn)稱apr cadence的工具是Silicon Ensembler,Avanti的是Apollo layout出來(lái)以后就要進(jìn)行extract,只知道用Avanti的Star_rcxt,然后做后仿真，如果后仿真不通過(guò)的話，只能iteration，就是回過(guò)頭去改。 4,接下來(lái)就是做DRC,ERC,LVS了,如果沒(méi)有什么問(wèn)題的話，就tape out GDSII格式的文件，送制版廠做掩膜板，制作完畢上流水線流片，然后就看是不是work了做DRC,ERC,LVSAvanti的是Hercules,Venus,仿真之前的輸出文件，應(yīng)該是

29、帶有完整的延時(shí)信息的設(shè)計(jì)文件如：*.VHO,*.sdf RTL->SIM->DC->SIM->PT->DC-ASTRO->PT-DRC,LVS->TAPE OUT 1。PT后一般也要做動(dòng)態(tài)仿真，原因：異步路徑PT是做不了的 2。綜合后加一個(gè)形式驗(yàn)證，驗(yàn)證綜合前后網(wǎng)表與RTL的一致性 3。布版完成后一般都會(huì)有ECO，目的手工修改小的錯(cuò)誤 SPEC->ARCHITECTURE->RTL->SIM->DC->SIM->PT->DC-ASTRO->PT-

30、DRC,LVS->TAPE OUT  SPEC：specification，在進(jìn)行IC設(shè)計(jì)之前，首先需要對(duì)本IC的功能有一個(gè)基本的定義。  ARCHITECTURE：IC的系統(tǒng)架構(gòu)，包括算法的設(shè)計(jì)，算法到電路的具體映射，電路的具體實(shí)現(xiàn)方法，如總線結(jié)構(gòu)、流水方式等。  在IC前端的設(shè)計(jì)中，ARCHITECTURE才是精華，其他的大部分都是EDA工具的使用，技術(shù)含量不高。 dv, design verification,驗(yàn)證 和前端、后端并列。 DFT, desi

31、gn for test. 前后端合作，并與tapeout 后測(cè)試合作。  ir-drop. 后端和驗(yàn)證合作。 SI, 后端。 low-power design ,前后端合作. 數(shù)字ic設(shè)計(jì)流程2   1. 需求分析： 只有需求分析做好了才可能設(shè)計(jì)出一個(gè)好的產(chǎn)品。這個(gè)工作主要是根據(jù)市場(chǎng)需求規(guī)劃整個(gè)chip所要實(shí)現(xiàn)的全部功能，這也是一個(gè)很痛苦的工作，因?yàn)槭袌?chǎng)要求設(shè)計(jì)人員設(shè)計(jì)出功能越多越好并且單價(jià)越低越好的產(chǎn)品(missi

32、on impossible _)。如果你做得是一個(gè)很有前瞻性很有技術(shù)性的chip，那就更要命了，在你做規(guī)劃的時(shí)候，你用的協(xié)議很可能只是一個(gè)草案，到你的代碼仿真通過(guò)或者即將投片的時(shí)候，草案變成了一個(gè)國(guó)際標(biāo)準(zhǔn)，并且作了修改，修改的那部分你很可能就沒(méi)有實(shí)現(xiàn)(痛苦啊)，這個(gè)時(shí)候你怎么辦？所以需求分析是很重要的，不過(guò)國(guó)內(nèi)的工程師一般不重視這一步。 2. 系統(tǒng)設(shè)計(jì)： 就是考慮把需求怎么實(shí)現(xiàn)的過(guò)程。這個(gè)階段涉及到的工作是時(shí)鐘模塊的實(shí)現(xiàn)思想、各個(gè)具體模塊的劃分、模塊之間的接口和時(shí)序關(guān)系、管腳說(shuō)明及封裝、寄存器功能描述及編址等。Active HDL這個(gè)

33、工具可以很清楚的表達(dá)出模塊之間的層次和關(guān)系，推薦在系統(tǒng)設(shè)計(jì)的時(shí)候使用。系統(tǒng)設(shè)計(jì)做的好對(duì)代碼編寫(xiě)和仿真有很大幫助，可以很大程度上減輕后端的壓力。 3. 代碼編寫(xiě)： code，大家最喜歡的階段也是大家認(rèn)為比較沒(méi)有前途的階段。不過(guò)要想做出來(lái)的chip成本低，一個(gè)好的高質(zhì)量的code也是很重要的。流行的編輯工具是Ultraedit32，Active HDL也很不錯(cuò)，沒(méi)有這些工具就用記事本吧，赫赫，工作站上一般就是用vi編輯器了。 4. 代碼仿真： 仿真用的工具工作站上的有VCS、nc_verilog和nc_sim等，也有用model

34、sim的，不過(guò)比較少；pc上一般就是用modelsim了，Active HDL也有比較多的人用，我覺(jué)得pc上還是modelsim比較好，但是Active HDL可以生成test_bench的框架，要是兩個(gè)工具都有，不防結(jié)合起來(lái)用。 5. fpga測(cè)試： 這一步不是必需的，但是fpga測(cè)試很容易找出代碼仿真很難發(fā)現(xiàn)的錯(cuò)誤，比如異步fifo的空滿判斷等，只是fpga驗(yàn)證環(huán)境的構(gòu)建比較困難。在fpga階段經(jīng)常用到下面的一些工具：Synplicity這是一個(gè)非常好的綜合工具，綜合效率比較高、速度也比較快，同時(shí)也能檢查出代碼編寫(xiě)中的一些錯(cuò)誤，F(xiàn)PGA&#

35、160;Express也不錯(cuò)。布線工具根據(jù)選用的不同公司的fpga而選用不同的工具，Xilinx公司的產(chǎn)品用ISE，Altera公司的產(chǎn)品選用QuartusII或者M(jìn)axplusII。 以上就是數(shù)字ic設(shè)計(jì)的所謂的前端工作，下面是后端流程，后端流程的工作和投片廠家有關(guān)，設(shè)計(jì)人員的工作量在不同廠家之間相差還是比較大的 6. 綜合： 綜合是指將rtl電路轉(zhuǎn)換成特定目標(biāo)（用約束來(lái)描述）的門級(jí)電路，分為Translation、Optimization和Mappin，設(shè)計(jì)者需要編寫(xiě)約束文件，主要為了達(dá)到時(shí)序，面積，功耗等的要求，涉及到的綜合工具如synopsys的

36、design compiler,cadence的ambit buildgates(包含在se_pks or spc中)。毫無(wú)疑問(wèn)，synopsys的DC是大家常用的，最新的版本是2003.06版。還有一個(gè)工具是magma，主要是面向0.18及以下工藝，發(fā)展比較快。 7. 門級(jí)驗(yàn)證： 這一步是為了保證布局布線的正確性。 門級(jí)驗(yàn)證包括了門單元的延時(shí)信息，因而需要廠家工藝庫(kù)的支持。 一開(kāi)始要用到formality進(jìn)行功能上的形式驗(yàn)證。 通過(guò)formality檢查后，要進(jìn)行動(dòng)態(tài)仿真和靜態(tài)時(shí)序分析(STA

37、)。STA的工具常見(jiàn)的工具 是synopsys公司的primetime，這種工具只用來(lái)分析門級(jí)的時(shí)序，速度較快，對(duì)提高電路的分析速度很有幫助，可以在很短的時(shí)間找出timing violation，縮短驗(yàn)證所用的時(shí)間，并且分析的覆蓋面比較廣，不需要testbench。動(dòng)態(tài)仿真和代碼仿真一樣，仿真用的工具有VCS、nc_verilog和nc_sim等，觀察輸出是否達(dá)到功能與時(shí)序的要求，這種驗(yàn)證方法需要testbench，對(duì)硬件要求高，速度慢，但是是一種比較可靠的方法 8布局布線 CADENCE的SPC、MONTEREY的ICWIZARD都是很好的工具，易于使

38、用。 廠家根據(jù)工藝會(huì)加入線延時(shí)信息返回給設(shè)計(jì)者。 9后仿真 使用的工具和門級(jí)驗(yàn)證一樣。 有些廠家為了盡可能縮短后端時(shí)間，可以幫你做formality檢查，但是需要設(shè)計(jì)者提供源代碼，設(shè)計(jì)者一般都會(huì)拒絕。 好了，剩下的事情就讓廠家去做吧。 歡迎大家批評(píng)指正！ IC總設(shè)計(jì)流程                  前端設(shè)計(jì)（也稱邏輯設(shè)計(jì)）和后端設(shè)計(jì)（也稱物理

39、設(shè)計(jì)）并沒(méi)有統(tǒng)一嚴(yán)格的界限，涉及到與工藝有關(guān)的設(shè)計(jì)就是后端設(shè)計(jì)。       1.    規(guī)格制定       芯片規(guī)格，也就像功能列表一樣，是客戶向芯片設(shè)計(jì)公司（稱為Fabless，無(wú)晶圓設(shè)計(jì)公司）提出的設(shè)計(jì)要求，包括芯片需要達(dá)到的具體功能和性能方面的要求。   2.    詳細(xì)設(shè)計(jì)   Fabless根據(jù)客戶提出的規(guī)格要求，

40、拿出設(shè)計(jì)解決方案和具體實(shí)現(xiàn)架構(gòu)，劃分模塊功能。目前架構(gòu)的驗(yàn)證一般基于SystemC語(yǔ)言，對(duì)構(gòu)架模型的仿真可以使用SystemC的仿真工具。其中典型的例子是Synopsys公司的CoCentric和Summit公司的Visual Elite等。    3.    HDL編碼  使用硬件描述語(yǔ)言（VHDL，Verilog HDL，業(yè)界公司一般都是使用后者）將模塊功能以代碼來(lái)描述實(shí)現(xiàn)，也就是將實(shí)際的硬件電路功能通過(guò)HDL語(yǔ)言描述出來(lái)，形成RTL（寄存器傳輸級(jí)）代碼。 設(shè)計(jì)輸入工具：

41、具有強(qiáng)大的文本編輯功能，多種輸入方法（VHDL，Verilog，狀態(tài)轉(zhuǎn)移圖，模塊圖等），語(yǔ)法模板，語(yǔ)法檢查，自動(dòng)生產(chǎn)代碼和文檔等功能。如Active-HDL,VisualVHDL/Verilog等。 RTL分析檢查工具：Synopsys LEDA    4.    仿真驗(yàn)證        仿真驗(yàn)證就是檢驗(yàn)編碼設(shè)計(jì)的正確性，檢驗(yàn)的標(biāo)準(zhǔn)就是第一步制定的規(guī)格。看設(shè)計(jì)是否精確地滿足了規(guī)格中的所有要求。規(guī)格是設(shè)計(jì)正確與否的黃金

42、標(biāo)準(zhǔn)，一切違反，不符合規(guī)格要求的，就需要重新修改設(shè)計(jì)和編碼。        設(shè)計(jì)和仿真驗(yàn)證是反復(fù)迭代的過(guò)程，直到驗(yàn)證結(jié)果顯示完全符合規(guī)格標(biāo)準(zhǔn)。      仿真驗(yàn)證工具Synopsys的VCS，Mentor ModelSim，Cadence VerilogXL，Cadence NC-Verilog。       5.   

43、0;邏輯綜合Design Compiler                       仿真驗(yàn)證通過(guò)，進(jìn)行邏輯綜合。邏輯綜合的結(jié)果就是把設(shè)計(jì)實(shí)現(xiàn)的HDL代碼翻譯成門級(jí)網(wǎng)表netlist。綜合需要設(shè)定約束條件，就是你希望綜合出來(lái)的電路在面積，時(shí)序等目標(biāo)參數(shù)上達(dá)到的標(biāo)準(zhǔn)。邏輯綜合需要基于特定的綜合庫(kù)，不同的庫(kù)中，門電路基本標(biāo)準(zhǔn)單元（standard &

44、#160;      cell）的面積，時(shí)序參數(shù)是不一樣的。所以，選用的綜合庫(kù)不一樣，綜合出來(lái)的電路在時(shí)序，面積上是有差異的。                 一般來(lái)說(shuō)，綜合完成后需要再次做仿真驗(yàn)證（這個(gè)也稱為后仿真，之前的稱為前仿真）           &

45、#160;     邏輯綜合工具Synopsys的Design Compiler（DC），Cadence的 PKS，Synplicity的Synplify等。另外，和綜合工具配合使用的還有很多其他工具，如靜態(tài)時(shí)間分析工具，等效性檢查工具等等。Synopsys公司和Cadence公司都提供完整的工具包。       5.1.    STA       

46、;         Static Timing        Analysis（STA），靜態(tài)時(shí)序分析，這也屬于驗(yàn)證范疇，它主要是在時(shí)序上對(duì)電路進(jìn)行驗(yàn)證，檢查電路是否存在建立時(shí)間（setup        time）和保持時(shí)間（hold        time

47、）的違例（violation）。這個(gè)是數(shù)字電路基礎(chǔ)知識(shí)，一個(gè)寄存器出現(xiàn)這兩個(gè)時(shí)序違例時(shí)，是沒(méi)有辦法正確采樣數(shù)據(jù)和輸出數(shù)據(jù)的，所以以寄存器為基礎(chǔ)的數(shù)字芯片功能肯定會(huì)出現(xiàn)問(wèn)題。                STA工具有Synopsys的Prime Time。       5.2.    形式驗(yàn)證  &

48、#160;                    這也是驗(yàn)證范疇，它是從功能上（STA是時(shí)序上）對(duì)綜合后的網(wǎng)表進(jìn)行驗(yàn)證。常用的就是等價(jià)性檢查（Equivalence Check）方法，以功能驗(yàn)證后的HDL設(shè)計(jì)為參考，對(duì)比綜合后的網(wǎng)表功能，他們是否在功能上存在等價(jià)性。這樣做是為了保證在邏輯綜合過(guò)程中沒(méi)有改變?cè)菻DL描述的電路功能。     

49、;           形式驗(yàn)證工具有Synopsys的Formality。                前端設(shè)計(jì)的流程暫時(shí)寫(xiě)到這里。從設(shè)計(jì)程度上來(lái)講，前端設(shè)計(jì)的結(jié)果就是得到了芯片的門級(jí)網(wǎng)表電路。二、集成電路工藝按制作工藝主要分為哪幾大類，并簡(jiǎn)述各工藝的主要特點(diǎn)及應(yīng) 用范圍三、版圖檢查與驗(yàn)證主要包括什么?四、簡(jiǎn)述版圖設(shè)計(jì)規(guī)則包

50、括了那些內(nèi)容？五、選擇工藝的主要依據(jù)是什么？ 六、集成電路中常用的電阻類型及其特點(diǎn)、；電容類型；七、單管MOS開(kāi)關(guān)及CMOS傳輸門的特點(diǎn)；并畫(huà)出CMOS傳輸門的電路結(jié)構(gòu)。八、畫(huà)出CMOS反相器的剖面圖和版圖。九、用你自己的話解釋微電子學(xué)、集成電路、ASIC的概念，并列舉出你見(jiàn)到的、想到的不同類型的集成電路及其主要作用十、集成電路設(shè)計(jì)的一般流程十一、簡(jiǎn)述反向器的上升時(shí)間、下降時(shí)間、延遲時(shí)間。十二、采用傳輸門構(gòu)成D觸發(fā)器的電路結(jié)構(gòu)十三、恒流源的電路結(jié)構(gòu)及特點(diǎn)十上、集成運(yùn)算放大器電路結(jié)構(gòu)及基本的跨導(dǎo)運(yùn)算放大器電路十五、帶隙基準(zhǔn)十七、上機(jī)作業(yè)（30分）必做題目：（1）自己設(shè)計(jì)一個(gè)簡(jiǎn)單的數(shù)字電路，如D觸

51、發(fā)器或全加器。要求用Sedit畫(huà)圖、Ledit/SPR自動(dòng)布局布線、Tspice功能仿真。（2）手工畫(huà)出CMOS結(jié)構(gòu)Nand2或Nor2版圖選做題目：（1）對(duì)一個(gè)模擬電路如差分對(duì)完成Sedit畫(huà)圖、Tspice功能仿真、Ledit手工畫(huà)出版圖。（2）必須交上機(jī)試驗(yàn)報(bào)告（也為一道考題），可以是手寫(xiě)的。包括詳細(xì)設(shè)計(jì)過(guò)程、電路圖、仿真波形示意圖及工作原理和結(jié)果分析。不需要當(dāng)場(chǎng)交，各班班長(zhǎng)于上機(jī)結(jié)束后三天內(nèi)收齊新校區(qū)G樓204（西）實(shí)驗(yàn)室。有關(guān)考試注意事項(xiàng)1、上機(jī)30%,考試70%；考試時(shí)間見(jiàn)課表。上機(jī)時(shí)間待通知。2、上機(jī)交實(shí)驗(yàn)報(bào)告(也為考試一道題)，可以是手寫(xiě)的。包括詳細(xì)設(shè)計(jì)過(guò)程、電路圖、仿真波形示

52、意圖、版圖示意圖、及工作原理和結(jié)果分析。3、考試形式為半開(kāi)卷。1) 不許帶教材、筆記或其它書(shū)籍。2) 如果自己認(rèn)為必要，可將本課的所有內(nèi)容濃縮在一頁(yè)A4大小的紙上，也可正反面。考試只許帶這一張紙和筆。3) 紙張展開(kāi)超過(guò)A4大小則無(wú)效。該紙先寫(xiě)上姓名和學(xué)號(hào)，并必須與試題、試卷一起上交，作為評(píng)分依據(jù)。4) 該紙必須是自己親自整理的，任何復(fù)印、復(fù)寫(xiě)及其他一式多份的復(fù)制無(wú)效，監(jiān)考老師會(huì)收走。5) 如自己認(rèn)為不需要帶紙，也需交上同樣大小一頁(yè)紙并寫(xiě)上姓名和學(xué)號(hào)，內(nèi)容寫(xiě)上對(duì)ASIC設(shè)計(jì)初步課程的建議或自己的學(xué)習(xí)心得。第十講 IC設(shè)計(jì)工具Tanner Pro一. 設(shè)計(jì)流程 Technology Mapping

53、 激勵(lì).vec工藝映射庫(kù)SCMOS等NetTranSDT/Viewdraw圖形符號(hào)庫(kù)SchemLibGateSim/ViewsimS P RLEditD R C版 圖 庫(kù)SCMOSLIBExtractL V SDevice.lib Libraries(TML)schemlb1.lib .sim命令文件schemlb4.lib .net .sch Actel .wir 網(wǎng)表與 Harris門陣列電路級(jí) 測(cè)試矢量 National .tpr 輸出 etc.版圖級(jí) MOSIS 掩模數(shù)據(jù)輸出 VLSI .cif HP等二. 原理圖繪制與轉(zhuǎn)換 設(shè)計(jì)步驟舉例 OrCAD/SDT中裝有符號(hào)庫(kù)Scemlb1S

54、chemlb4 (用draft/c安裝) draft hadd.sch 畫(huà)圖如上所示，注意：接上IPAD,OPAD等； Annotate, Cleanup, ERC 等后處理； Netlist hadd.sch hadd.wir wirlist /s /l /p NetTran -M scmos2tpr.mac hadd.wir hadd.tpr 使用宏文件 (用SCMOSLIB庫(kù)) NetTran M+ scmos2sim.mac hadd.wir GateSim . SPR .BIPADIPADOPADOPADACARRYSUM圖3.21 版圖設(shè)計(jì)舉例三. 邏輯模擬器 模擬仿真示意框圖 *

55、.vec激勵(lì)文件GateSim模擬器*.sim命令文件*.net網(wǎng)表文件 圖3.22 模擬仿真示意框圖四. 全定制版圖編輯L-Edit五. 版圖設(shè)計(jì)命令文件(File) 編輯(Edit) 觀察(View) 單元(Cell) 排列(Arrange) 設(shè)置(Setup) 特殊功能(Special) 文件(File)命令 編輯(Edit)命令 顯示(View)命令 單元(Cell)命令 排列(Arrange)命令 環(huán)境設(shè)置(Setup)命令 特殊(Special)命令六. 標(biāo)準(zhǔn)單元庫(kù)Tanner中有價(jià)值的是它的經(jīng)過(guò)驗(yàn)證的標(biāo)準(zhǔn)單元庫(kù)，包括電路符號(hào)庫(kù)、功能參數(shù)庫(kù)和實(shí)體版圖尺寸庫(kù)三個(gè)子庫(kù)，SPR布局布線就

56、是對(duì)其進(jìn)行。七. 自動(dòng)布局布線 八. 設(shè)計(jì)規(guī)則檢查 功能(Design Rule Check)檢查各層的最小寬度、最小間距和最小覆蓋。也可以檢查導(dǎo)出層。 九. 版圖校驗(yàn)Layout Versus Schematic，又稱網(wǎng)表比較器校驗(yàn)版圖與邏輯圖的拓?fù)?LVS十. 版圖網(wǎng)表、器件及參數(shù)提取 功能和用途它可以從版圖中提取網(wǎng)表、器件和參數(shù)，包括寄生器件和參數(shù)，其輸出 是一個(gè)標(biāo)準(zhǔn)的Spice格式網(wǎng)表。它可以用于Spice模擬、LVS版圖校驗(yàn)及其它場(chǎng)合。 上機(jī)步驟：一、用S-edit 輸入原理圖：1、雙擊S-Edit圖標(biāo)，就可以啟動(dòng)S-Edit。在啟動(dòng)時(shí)，S-Edit會(huì)創(chuàng)建一個(gè)名叫File0的文件（這

57、個(gè)文件具有一個(gè)模塊Module0，顯示頁(yè)碼為Page0）。啟動(dòng)S-Edit打開(kāi)一個(gè)未存在的文件時(shí)，S-Edit就會(huì)尋找文件sedit.sdb，閱讀這個(gè)文件可以得到設(shè)置信息。2、加庫(kù)：Module>symbol browser （add library）。如 D：EdasofttannerlibraryScoms.lib,或spice.lib。3、放置元件，在 module Name Conflict對(duì)話框中選擇第四個(gè)選項(xiàng)。 圖1移動(dòng)元件：先選中元件，用ALT+左鍵移動(dòng)。4、Schematic toolbar（原理圖工具欄）（如圖2所示）提供了一些用于創(chuàng)建電對(duì)象如連線、端口、屬性的工具。

58、圖25、加電源（vdd和gnd之間）。（spice庫(kù)中有電源）6、添加輸入信號(hào)。7、完成原理圖后，確認(rèn)無(wú)誤時(shí)，保存原理圖。8、在S-EDIT窗口中點(diǎn)擊T-SPICE圖標(biāo)，進(jìn)入T-SPICE仿真環(huán)境。二、T-SPICE 仿真1、 加入SPICE 仿真命令。在T-Spice 界面中，點(diǎn)擊Edit下拉菜單中Insert Commad,其包含基本的spice命令語(yǔ)句，例如參數(shù)設(shè)置、交、直流分析以及輸出的結(jié)果等。 （1）、Setting（設(shè)置） Patameters。例調(diào)用Scoms庫(kù)中的單元，要定義l 值，可設(shè)l1u。 （2）、File Include File：加入模型庫(kù)。 （3）、Analysis

59、 Transient：運(yùn)行時(shí)間、步長(zhǎng)、起始時(shí)間等。 （4）、Output Transient Rusult：需要看的輸出節(jié)點(diǎn)。（一定要給出參考電壓）。加完spice 仿真命令后，可以運(yùn)行模擬。2、 Simulate Start Simulation 運(yùn)行沒(méi)錯(cuò)誤的情況下，軟件自動(dòng)調(diào)用波形文件，顯示輸出波形結(jié)果。三、用SPR自動(dòng)布局布線。SPR 的一般使用流程:（1）、生成設(shè)計(jì)電路圖。此原理圖與仿真的原理圖不同的地方在于要加上電源、地以及輸入、輸出PAD，并且去掉信號(hào)源。（2）、輸出EDIF或TPR的網(wǎng)表。L-EDIT支持EDIF200,EDIF level 0,關(guān)鍵詞Level 0,顯示網(wǎng)表類型

60、。（3）、啟動(dòng)L-EDIT。用File>New生成你的設(shè)計(jì)文件（即版圖文件）。這需要通過(guò)在New File的對(duì)話框 Copy TDB setup from file 項(xiàng)中輸入你的單元庫(kù)文件名，從而將單元庫(kù)的工藝設(shè)置信息傳遞給設(shè)計(jì)文件（即版圖文件）。（4）、用File>Save 儲(chǔ)存設(shè)計(jì)文件。（5）、選擇Tools>SPR>Setup。出現(xiàn)SPR Setup對(duì)話框，指定標(biāo)準(zhǔn)單元庫(kù)文件名和網(wǎng)表文件，電源、地節(jié)點(diǎn)及在電路圖中所用的端口名。（此名必須和標(biāo)準(zhǔn)單元的電源、地的端口名稱一致）。（6）、 點(diǎn)擊Initialize Setup按鈕。此步會(huì)讀入網(wǎng)表并且用網(wǎng)表的信息初始化以下

61、的設(shè)置對(duì)話框。（7）、點(diǎn)擊 Core Setup, Padframe Setup和 Pad Route Setup 的按鈕。（8）、選擇Tools>SPR>Place and Route。設(shè)置適當(dāng)?shù)膮?shù)。（9）、點(diǎn)擊Run 按鈕。S-EDIT、TSPICE、SPR使用說(shuō)明一用S-EIDT輸入原理圖 1雙擊S-EDIT圖標(biāo)就可啟動(dòng)S-EDIT，正常啟動(dòng)時(shí)，S-EDIT會(huì)創(chuàng)建一個(gè)名叫File0的文件（這個(gè)文件具有一個(gè)模塊Module0，顯示頁(yè)碼為Page0）。啟動(dòng)S-EDIT打開(kāi)一個(gè)不存在的文件時(shí)，S-EDIT就會(huì)尋找文件 *.sab。閱讀這個(gè)文件就可以得到設(shè)置信息。 2加庫(kù)：選擇Module>Symbol blowser>Add library 如 C:TannerS-Editlibraryscmos.sdb C:TannerS-Editlibraryspice.sdb 圖1. 添加模型庫(kù)圖示 3. 放置元件 使用菜單Module>Symbol blowser或圖標(biāo)，在Symbol blowse對(duì)話框中選者要放置的元件，如INV，然后點(diǎn)擊place按扭放置元件。如果在原理圖中已經(jīng)有相同的元件，則會(huì)出現(xiàn)如圖2所示的Module.Name.confilct對(duì)話框，選擇第四個(gè)選項(xiàng)。圖2. 添加元件圖示 若要移動(dòng)元