ASIC設(shè)計(jì)cadence自動(dòng)布局布線工具_(dá)圖文

1、本節(jié)將使用綜合工具(Design Compiler 對(duì)一個(gè) 8位全加器邏輯綜合,并產(chǎn)生一個(gè)門(mén)級(jí) 網(wǎng)表;利用該網(wǎng)表使用自動(dòng)布局布線工具(Silicon Ensemble 生成一個(gè)全加器的版圖。首先輸入 8位全加器 verilog 代碼:module adder8(Cout,S,A,Cin;output Cout;output 7:0S;input 7:0A;input 7:0B;input Cin;reg 8:0SUM;reg 7:0S;reg Cout;wire 7:0A,B;always (Aor B or CinbeginSUM 8:0=A+B+Cin;S =SUM 7:0;Cout =S

2、UM 8;endendmodule打開(kāi)綜合工具 DC (psyn_gui& File-Read. 讀入代碼File-Setup.設(shè)置 3 個(gè)相關(guān)工藝庫(kù) 將帶紅色 *號(hào)的 3 個(gè)庫(kù)設(shè)置如下圖 Design-CompileDesign. 編譯Schematic-NewDesign Schematic View. 可以看到綜合后的頂層結(jié)構(gòu) 通過(guò)雙擊 C1模塊 還可以看到全加器的門(mén)級(jí)結(jié)構(gòu) 為了后面自動(dòng)布局布線的需要, 這里我們要將這個(gè)綜合結(jié)果保存為 adder8_nl.v門(mén)級(jí)網(wǎng)表。在 psyn_gui-xg-t 后輸入如下命令 下面進(jìn)行自動(dòng)布局布線 (一下有路徑出現(xiàn)的地方要特別注意 打開(kāi) Silico

3、n Ensemble (sedsm &File-Import-LEF 導(dǎo)入庫(kù)的轉(zhuǎn)換格式注意此文件的路徑!File-Import-Verilog 導(dǎo)入工藝庫(kù)(此庫(kù)為 verilog 描述的標(biāo)準(zhǔn)單元,包含各種延時(shí) 信息 這里去掉后面的!繼續(xù) File-Import-Verilog 導(dǎo)入網(wǎng)表 adder8_nl.v (此處要先刪掉第一個(gè)工藝庫(kù) 這里要加上頂層模塊名 adder8Floorplan-InitializeFloorplan 準(zhǔn)備工作完成開(kāi)始布局布線點(diǎn)擊 Variables 將里面的 PLAN.LOWERLEFT.ORIGIN 由 FALSE 改為 TURE Edit -Add -Row

4、Area 的區(qū)域可以直接 點(diǎn)擊 Area 并在圖上拖拽,并使其大小與芯 片核一致 File-Saveas 保存為 fplanRoute-PlanPower 設(shè)置電源環(huán) 在 Plan Power 窗口中 點(diǎn)擊 Add RingsPlace-Ios 放置輸入輸出Place-Cells 放置單元Place-FillerCells-AddCells Route-RoutePower-FollowPins 添加管腳(金屬線寬設(shè)為 1.8Route-Wroute 布線 View-DisplayOptions 檢查管腳名 設(shè)置 Pin 為 ON File-Export-DEF 命名為 adder8_wrouted.def 打開(kāi) icfb &再導(dǎo)入 DEF 文件之前要確保你有如下圖中的一些庫(kù)文件File-Import-DEFEnter “ tutorial ” for Library Name, “ adder8” for Cell Name, and “ autoRouted ”for View Name. 打開(kāi) View 中的 autoRoutedDesign-Save.Tool-Layout.將提取圖轉(zhuǎn)換為版圖,這里需要改變幾個(gè)參數(shù) Edit-Search.點(diǎn)擊 Add Crit