_半導(dǎo)體_大規(guī)模集成電路工藝流程

1、 引言隨著半導(dǎo)體器件封裝的小型化、片狀化、薄型化和焊球陣列化，對半導(dǎo)體封裝技術(shù)要求越來越高。由于封裝材料復(fù)雜性的不斷增加，半導(dǎo)體封裝技術(shù)也越來越復(fù)雜，封裝和工藝流程也越來越復(fù)雜。1. （半導(dǎo)體）大規(guī)模集成電路封裝工藝簡介所謂封裝就是指安裝半導(dǎo)體集成電路芯片用的外殼，通過芯片上的接點用導(dǎo)線連接到封裝外殼的引腳上，這些引腳又通過印刷電路板上的導(dǎo)線與其他器件連接，它起著安裝、固定、密封，保護(hù)芯片及增強(qiáng)電熱性能等方面的作用。1.1 以焊接技術(shù)為基礎(chǔ)的互連工藝以焊接技術(shù)為基礎(chǔ)的互連工藝普遍采用疊層型三維封裝結(jié)構(gòu)，即把多個裸芯片（半導(dǎo)體）大規(guī)模集成電路工藝流程張琦1 韓團(tuán)軍2陜西理工學(xué)院機(jī)械工程學(xué)院；陜西

2、理工學(xué)院電信系或多芯片模塊(MCM沿Z 軸層層疊裝、互連，組成三維封裝結(jié)構(gòu)。疊層型三維封裝的優(yōu)點是工藝相對簡單，成本相對較低，關(guān)鍵是解決各層間的垂直互連問題。根據(jù)集成功率模塊的特殊性，主要利用焊接工藝將焊料凸點、金屬柱等焊接在芯片的電極引出端，并與任一基板或芯片互連。目前的技術(shù)方案包括焊料凸點互連(SolderBall Interconnect和金屬柱互連平行板結(jié)構(gòu)(Metal Posts Interconnected Parallel PlateStructures-MPIPPS 等。1.2以沉積金屬膜為基礎(chǔ)的互連工藝多采用埋置型三維封裝結(jié)構(gòu)，即在各類基板或介質(zhì)中埋置裸芯片，頂層再貼裝表貼元

3、件及芯片來實現(xiàn)三維封裝結(jié)構(gòu)。其特點是蒸鍍或濺射的金屬膜不僅與芯片的電極相連，而且可以構(gòu)成電路圖形，并連至其他電路。其最大優(yōu)點是能大大減少焊點，縮短引線間距，進(jìn)而減小寄生參數(shù)。另外，這種互連工藝采用的埋置型三維封裝結(jié)構(gòu)能夠增大芯片的有效散熱面積，熱量耗散可以沿模塊的各個方向流動，有利于進(jìn)一步提高集成模塊的功率密度，以沉積金屬膜為基礎(chǔ)的互連工藝有薄膜覆蓋技術(shù)和嵌入式封裝等。2. （半導(dǎo)體）大規(guī)模集成電路封裝工藝流程2.1 (半導(dǎo)體 大規(guī)模集成電路封裝前道工程TAPE MOUNT SAWING DIE ATTACH WIRE BONDT A P E M O U N T 工程是半導(dǎo)體ASSEMBLY

4、工程中的第一道工序，其目的在于將要加工的WAFER 固定，便于自動化加工。過程實質(zhì)是用T AP E 從背面將WAFER 固定在RING 上?，F(xiàn)在所用的TAPE 成卷筒狀，一面有黏性，通常使用的TAPE 為藍(lán)色，具有彈性，呈半透明狀。通常使用的TAPE 缺點是隨時間的增加黏性逐漸增大，一般在23天內(nèi)加工完畢對產(chǎn)品沒有影響。TAPE MOUNT 完成后要求在TAPE 與WAFER 間粘貼平整，如果背面存在氣泡，在SAWING 時切割好的DIE 會脫離TAPE 翹起，將切割好的BLADE 損壞，同時也損壞了DIE 。因此T/M后應(yīng)檢查背面的粘合情況，如有少數(shù)氣泡，可用指甲背面輕輕將氣泡壓平，若壓不平

5、，可用刀片將TAPE 劃破一點，放出氣泡中的空氣，然后壓平。氣泡面積不能大于DIE 面積的1/4。S A W I N G 工程是將W A F E R 上的CHIP 分離的過程，T/M完畢的WAFER 送至SAWING 工程，按照FAB 時形成的SCRIBE LINE 進(jìn)行切割，將連在一起的CHIP 分開，形成每片IC 的核心?，F(xiàn)在最常用的是Blade Sawing ，將金剛石Blade 裝在高速旋轉(zhuǎn)的SPINDLE 上，靠機(jī)械力量將Wafer 劃開。由于通過高速旋轉(zhuǎn)的Blade 對Wafer 進(jìn)行切割，會產(chǎn)生大量的熱，因而再加工時需進(jìn)行冷卻。為防止污染W(wǎng)afer ，采用DI WATER進(jìn)行冷卻

6、，但DI WATER電阻率高達(dá)17-18M ，無法消除加工時產(chǎn)生的靜電，增加D I WATER 的導(dǎo)電性，消除靜電，在其中充入CO 2，降低電阻率。 根據(jù)Blade 在Wafer 上的切割深度，通常分為Half Cutting和Full Cutting ，Half Cutting 指切削深度占Wafer 厚度70%80%的加工，而Full Cutting 的切削深度為Wafer 厚度的95%105%，如圖1所示。過100%的原因是將Wafer 完全切開，另外5%是切在Tape 上的，但不可將Tape 切破。現(xiàn)在通常采用Full Cutting 方式進(jìn)行加工。根據(jù)切削時Blade 的運(yùn)動軌跡，可

7、分為R O U N D P A T T E R N 和S Q U A R E PATTERN 兩種，如圖2所示。顯然，Round Pattern 方式更節(jié)約時間，通常我們采用這種方式進(jìn)行加工。新Blade 在使用前，由于表面有毛刺，為 -保證被加工的Wafer 質(zhì)量，預(yù)先要用一片沒有用的Wafer 進(jìn)行試切削，將表面的毛刺磨光，這個過程稱為Dressing ，考慮到加工中不斷磨損，Dressing 用的Wafer 應(yīng)比正常的Wafer 厚一點。Die Attach是將Die （也叫Chip ）黏合到LEAD FRAME的PAD 上的過程，目的是固定Die ，以便于以后的加工，同時將Chip 工

8、作時發(fā)出的熱量散發(fā)出去，保護(hù)其不會損壞。 Lead Frame 是一種固定Chip ，為Chip 提供引腳，并提供Chip 與外界進(jìn)行信息交換的材料，Lead Frame一般由銅和不銹鋼制成。通常用來將C h i p 、P a d 粘合起來。AG-EPOXY 是一種糨糊狀的膠體，具有一定的黏性，主要成分是銀，它的導(dǎo)電導(dǎo)熱性較好，用它將Chip 粘在Lead Frame上，有助于將Chip 工作時產(chǎn)生的熱量散發(fā)出去。圖3 芯片接合方式 粘貼時，AG-EPOXY 是糊狀，但為了固定Chip ，必須使其固化，才能將Chip 徹底固定。AG-EPOXY 的固化不能像膠水一樣自然固化。根據(jù)試驗，如果A

9、G -E P O X Y 未經(jīng)處理而自然固化，一周后Chip 還可以用手移動，一個月后才能完全固定住。所以，為提高生產(chǎn)效率，采用加熱的方式，提高Epoxy 固化速度。E p o x y 固化方法有兩種，一種是Oven Cure, 另一種是Snap Cure 。Oven即烘箱。Oven Cure 即將D/A完成的產(chǎn)品送入烘箱中烘烤，以使Ag-epoxy 完全固化。加熱的溫度為左右，加熱時間為分鐘。Snap Cure 則采用高頻加熱方式，可使Ag-Epoxy 快速固化，一般加熱時間為60-90秒。在Snap Cure 設(shè)備中，每段溫度不同，每段間距很短。Snap Cure 生產(chǎn)效率明顯提高，而且S

10、nap Cure設(shè)備直接與D/A設(shè)備相連，每條Lead Frame 加工完畢立即送S n a p C u r e 設(shè)備, 與D i e Attach 生產(chǎn)同時進(jìn)行，幾乎不占用工作時間，缺點是設(shè)備成本較高。WIRE BOND 工程用金線或鋁線把CHIP 上的 PAD 與 LEAD FRAME 的內(nèi)部 LEAD 連接起來，以實現(xiàn) CHIP 與其外部電路的電氣特性。在整個ASSEMLY 工程中WIRE BOND是一個極為重要的工程，它屬于FRONT 工程，由于設(shè)備種類多，數(shù)量多，而且操作較為復(fù)雜，形成不良的因素較多，所以它是個質(zhì)量較難控制的工程也是一個極為復(fù)雜的過程。除了需要較高識別精度的PRS 系

11、統(tǒng)外，還需要極其精密的機(jī)械設(shè)備和計算機(jī)控制技術(shù)。3 結(jié)論(半導(dǎo)體 大規(guī)模集成電路封裝和工藝流程在工程實踐中的技術(shù)和條件要比上述的復(fù)雜得多，而且要有較高的工作經(jīng)驗，隨著計算機(jī)的發(fā)展和各種精密機(jī)械設(shè)備技術(shù)的發(fā)展，對于傳統(tǒng)的封裝技術(shù)有了很大的簡化，但是隨著現(xiàn)在電子線路要求小型化，低能化，以及參數(shù)要求精確度的提高，封裝技術(shù)會變得越來越復(fù)雜。 圖1 Cutting加工方式 圖2 Blade切削軌跡下面以我臺1143KHz 干擾機(jī)天線調(diào)配網(wǎng)絡(luò)調(diào)試為例，介紹一下方程求根原理的具體應(yīng)用。天調(diào)網(wǎng)絡(luò)如圖5，a=36-j35,L 0=40uh,L1=51.45uh,L2=47.5uh,C1=1000pf,C 2=8

12、50pf。L 0是防雷線圈,C 0隔直電容, 是702khz 阻塞網(wǎng)絡(luò),L 2C 2是阻抗匹配。首先調(diào)整并聯(lián)阻塞網(wǎng)絡(luò)。從網(wǎng)絡(luò)中將兩端斷開，并接至導(dǎo)納電橋，測量其阻抗。如果沒有電抗，則處于諧振，電抗呈感性說明電感值偏?。ㄒ罁?jù)圖1），反之則電感值偏大。此時為粗調(diào)，電感調(diào)節(jié)量可以大一些，以圈為宜，主要判斷L 1諧振點的范圍。加大圈，再測電感，呈容型說明諧振點在這其中。如果還呈感性，繼續(xù)加大電感直至電抗呈容性。假如電感調(diào)至最大任呈感性則說明網(wǎng)絡(luò)元件計算有誤，需重新設(shè)計。找到L 1諧振點的范圍以后，要細(xì)調(diào)L 1，調(diào)節(jié)量要小一些，以圈為宜，調(diào)節(jié)電抗值至最小，這樣并聯(lián)阻塞網(wǎng)絡(luò)就調(diào)節(jié)完畢。采用這個方法可以迅速判斷網(wǎng)絡(luò)設(shè)計的正確性并找出諧振點。由L 2可以判斷Z 0j 函數(shù)圖形的開口向下，并且過頂點取其右半邊，如圖6。圖6將導(dǎo)納電橋接在兩端，測量網(wǎng)絡(luò)輸出阻抗，阻抗呈容性，電感偏大，減小圈（此時主要判斷諧振點，電感調(diào)節(jié)量可以大一些）直至電抗呈感性。如果一直是容性則說明網(wǎng)絡(luò)設(shè)計或安裝有