EDA一位二進制全減器設計

1、 實驗一 1位二進制全減器設計一、實驗目的實驗八序列信號發(fā)生器和序列信號檢測器實驗八序列信號發(fā)生器和序列信號檢測器實驗八序列信號發(fā)生器和序列信號檢測器實驗八序列信號發(fā)生器和序列信號檢測器1熟悉EDA技術開發(fā)流程；2熟悉Quartes II集成開發(fā)軟件的使用；3初步熟悉PH-1V型實驗裝置的使用；4學習用原理圖輸入法和文本輸入法進行簡單的數(shù)字電路設計。二、實驗要求1.用文本輸入法和原理圖輸入法分別實現(xiàn)一位二進制全減器的設計。2.進行時序波形仿真，并分析仿真波形圖3.在仿真正確的情況下，對1位二進制全減器分別下載到實驗箱中做硬件測試。三、設計思路/原理圖（1）一位全減器的設計表一、半減器真值表（s

2、o差值 co 向高位的借位） 表二a bso co0 00 11 01 10 01 1 1 00 0ainbincinsubcout0000000111010110110110010101001100011111 表二、全減器真值表（cin低位來的借位 cout向高位的借位）根據(jù)半減器真值表可以用文本輸入法（VHDL語言）設計出半減器，再根據(jù)全減器的真值表通過文本輸入法（VHDL語言）調(diào)用兩個半減器構(gòu)成一個全減器。此外還可以通過原理圖輸入法設計出半減器，然后通過兩個半減器和一個或門構(gòu)成一個全減器。實驗原理圖如下（1）由半減器真值表可畫出其原理圖如下：將半減器設計成可調(diào)用元件如下：（2）由全減器

3、的真值表可以畫出原理圖如下：四、實驗程序（1）一位半減器文本描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY h_sub IS PORT(a,b:IN STD_LOGIC;co,so:OUT STD_LOGIC);END ENTITY h_sub;ARCHITECTURE fh1 OF h_sub is BEGIN so<=NOT(a XOR (NOT b);co<=(NOT a)AND b;END ARCHITECTURE fh1; （2）或門邏輯描述 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.A

4、LL;ENTITY or2a ISPORT(a,b:IN STD_LOGIC;c:OUT STD_LOGIC);END ENTITY or2a;ARCHITECTURE one OF or2a ISBEGIN c<=a OR b;END ARCHITECTURE one;ne;（3）一位二進制全減器頂層文件描述LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY f_sub ISPORT (ain,bin,cin:IN STD_LOGIC;cout,sub:OUT STD_LOGIC);END ENTITY f_sub;ARCHITECTURE

5、 fd1 OF f_sub ISCOMPONENT h_sub調(diào)用半減器的聲明語句PORT(a,b:IN STD_LOGIC;co,so:OUT STD_LOGIC);END COMPONENT;COMPONENT or2a調(diào)用或門的聲明語句PORT(a,b:IN STD_LOGIC;c:OUT STD_LOGIC);END COMPONENT;SIGNAL d,e,f:STD_LOGIC;BEGIN u1:h_sub PORT MAP(a=>ain,b=>bin,co=>d,so=>e);-例化語句u2:h_sub PORT MAP(a=>e,b=>cin

6、,co=>f,so=>sub);u3:or2a PORT MAP(a=>d,b=>f,c=>cout);END ARCHITECTURE fd1;五、 實驗步驟1、建立工作庫文件和編輯設計文件（1）在D盤新建一個文件夾用來保存工程文件（2）打開Quartus8.0軟件，選擇菜單File->New->VHDL File，點擊OK后在打開的界面下輸入已經(jīng)設計好的程序。（3）輸入完程序后，保存文件選擇菜單File->Save as,將文件保存到工程文件夾中，文件名不能含有中文字符，最好與程序?qū)嶓w名一樣。（4）保存好文件后，一般會提示是否新建一個工程，選

7、擇是，如果沒有就在菜單打開File->New project Wizard項，將出現(xiàn)工程項目建立向?qū)А＃?）按照工程項目向?qū)崾驹O計好工程中要用到的文件放到同一個工程文件夾中，選擇實驗中用到的芯片和第三方工具（一般默認EDA自帶的工具箱，在這里不做任何選擇）。（6）完成工程項目建立后選擇processing->start compilation或選擇 按鈕開始全程編譯，如果編譯過程中出現(xiàn)錯誤或警告提示，則雙擊錯誤或警告提示就可以找到該錯誤或警告在設計文件的位置。（7）在完成設計輸入和綜合編譯以后，可以通過時序仿真來檢查設計是否符合要求，這里我們可以通過建立波形文件（.vmf）。在選

8、擇File->New->Vetor Waveform File項后選擇OK。（8）設計Edit欄選擇End Time設計時間為50 us ，在View->ulitity windows中選擇Node Finder或按Alt+1,然后將所有的輸入輸出拖到波形文件中，設計好輸入時序和輸出方式后保存文件。選擇processing欄中的Start simulation或選擇 按鈕開始波形仿真。（9）仿真成功后得到了預期的設計效果后，將引腳鎖定。方法如下：選擇assignment中的pins，將To欄的信號鎖定到相應的Location引腳列中。引腳號對應關系可以從實驗手冊中查找。（10）引腳鎖定以后，再編譯全程編譯一次，然后編程下載，選擇Tools->programmer菜單，設計好編程硬件后點擊Start開始下載。（11）下載成功后在硬件上檢測設計思路的是否正確。六、仿真波形分析下圖為實驗所得的波形圖ainbincinsubcout0000000111010110110110010101001100011111如圖所示仿真結(jié)果對應于下面相應的真值表，表明實驗設計思路正確。六、硬件測試結(jié)果按照引腳鎖定的管腳，逐一驗證真值表的結(jié)果，經(jīng)測試結(jié)果都正確，所以實驗方案正確。七、 實驗心得體會通過本次實驗，我了解了EDA設計的各個流程，