ch1模擬集成電路設(shè)計

1、2022-2-23廣東工業(yè)大學(xué) 信息工程學(xué)院 李思臻1模擬集成電路設(shè)計廣東工業(yè)大學(xué) 信息工程學(xué)院2022-2-23廣東工業(yè)大學(xué) 信息工程學(xué)院 李思臻2模擬集成電路設(shè)計模擬集成電路設(shè)計n圍繞目前通用模擬集成電路，從基本理論、單元電路、整體電路及應(yīng)用，對模擬集成電路進行較全面的分析和論述。n建立模擬集成電路設(shè)計的基礎(chǔ)-工藝和器件模型n模擬集成電路設(shè)計方法 a、層次化，自下而上 b、電路設(shè)計步驟 c、EDA軟件的使用2022-2-23廣東工業(yè)大學(xué) 信息工程學(xué)院 李思臻3參考書參考書n 1 畢查德.拉扎維 著，陳貴燦等譯，模擬CMOS集成電路設(shè)計，西安交通大學(xué)出版社，2003年出版n 2 Philli

2、p E. Allen等著，馮軍等譯，CMOS模擬集成電路設(shè)計，電子工業(yè)出版社，2005年出版n 3 P.R.Gray等著，Analysis and Design of Analog Integrated Circuits，高等教育出版社，2002年出版2022-2-23廣東工業(yè)大學(xué) 信息工程學(xué)院 李思臻4本課程主要內(nèi)容本課程主要內(nèi)容模擬兼容數(shù)字的電路設(shè)計，其中又以模擬設(shè)計為最基本的內(nèi)容。課程以拉扎維“Design of CMOS Integrated Circuits” 112章,17,18章為基本內(nèi)容，另增加了一章“數(shù)模和模數(shù)轉(zhuǎn)換器”以及部分相關(guān)內(nèi)容。2022-2-23廣東工業(yè)大學(xué) 信息工程

3、學(xué)院 李思臻5半導(dǎo)體集成電路簡介半導(dǎo)體集成電路簡介2022-2-23廣東工業(yè)大學(xué) 信息工程學(xué)院 李思臻6模擬集成電路的應(yīng)用模擬集成電路的應(yīng)用n為什么需要模擬？為什么需要模擬？ 模擬電路本質(zhì)上是不可替代的。 處理自然界產(chǎn)生的信號（至少在宏觀上，是模擬量）。 模數(shù)和數(shù)模轉(zhuǎn)換。圖 1.1 (a) 自然界信號的數(shù)字化；（b）增加放大器和濾波器以提高靈敏度2022-2-23廣東工業(yè)大學(xué) 信息工程學(xué)院 李思臻7模擬集成電路的應(yīng)用模擬集成電路的應(yīng)用n數(shù)字通信應(yīng)用數(shù)字信號經(jīng)過傳輸后 模擬信號 信號會衰減和失真圖1.2 通過有損耗電纜的數(shù)據(jù)的衰減和失真2022-2-23廣東工業(yè)大學(xué) 信息工程學(xué)院 李思臻8模擬集

4、成電路的應(yīng)用模擬集成電路的應(yīng)用n電平數(shù)增加緩解帶寬的要求 數(shù)據(jù)轉(zhuǎn)換的精度提高圖 1.3 使用多電平信號以減小所需的帶寬2022-2-23廣東工業(yè)大學(xué) 信息工程學(xué)院 李思臻9模擬集成電路的應(yīng)用模擬集成電路的應(yīng)用n磁盤驅(qū)動電子學(xué) 通過磁頭將磁信號轉(zhuǎn)換成電信號 放大、濾波、數(shù)據(jù)轉(zhuǎn)換 高速數(shù)據(jù)轉(zhuǎn)換：500Mhz圖1.4 硬盤存儲和讀出后的數(shù)據(jù)2022-2-23廣東工業(yè)大學(xué) 信息工程學(xué)院 李思臻10模擬集成電路的應(yīng)用模擬集成電路的應(yīng)用n無線接收器n接收信號很弱 幾毫伏、 干擾大、 中心頻率高n接收信號處理 放大信號 降低噪聲 抑制干擾 高頻工作 功耗和成本圖1.5 無線接收器天線接收到的信號和干擾主要挑

5、戰(zhàn)：在噪聲、工作頻率、干擾容限、功耗和成本之間的折衷2022-2-23廣東工業(yè)大學(xué) 信息工程學(xué)院 李思臻11模擬集成電路的應(yīng)用模擬集成電路的應(yīng)用n 光通信n光纜傳輸n高帶寬、低損耗高速、遠距離傳輸n信號轉(zhuǎn)換n電信號光信號電信號：小的電流n低噪聲、高速接收電路 圖1.6 光纖系統(tǒng)2022-2-23廣東工業(yè)大學(xué) 信息工程學(xué)院 李思臻12模擬集成電路的應(yīng)用模擬集成電路的應(yīng)用n 傳感器n 汽車電子應(yīng)用加速度計n探可可電容器的的可量：1%n探單電容容的的可n探單電容之之的的可 圖1.6 光纖系統(tǒng) 圖1.7 光纖系統(tǒng) (a) 單加速器 （b) 之分加速器2022-2-23廣東工業(yè)大學(xué) 信息工程學(xué)院 李思臻

6、13模擬集成電路的應(yīng)用模擬集成電路的應(yīng)用n微處理器和存儲器n微處理器n高速的的時n高速的數(shù)據(jù)傳輸n生生應(yīng)對對性的的影nSRAM、DRAMn高速的數(shù)據(jù)讀讀n大的儲存單元元陣列成的生n靈敏的讀出電路2022-2-23廣東工業(yè)大學(xué) 信息工程學(xué)院 李思臻14半導(dǎo)體集成電路的分類半導(dǎo)體集成電路的分類n1. 為什么要集成？ 存儲器和微處理器市場的帶動；摩爾定律2022-2-23廣東工業(yè)大學(xué) 信息工程學(xué)院 李思臻15半導(dǎo)體集成電路的分類半導(dǎo)體集成電路的分類n2. 什么是混合集成電路？關(guān)于什么是混合集成電路，目前尚未見到確切的定義，一般理解是數(shù)字電路和模擬電路的混合電路或系統(tǒng)。廣泛地講，混合電路的概念還包括C

7、MOS與Bipolar技術(shù)的混合(Bi-CMOS)，功率電路與微控制電路的混合，信號的發(fā)送/接收與信號處理電路(RFIC)的混合以及數(shù)字/模擬信號處理電路與敏感器件 (sensor) / 執(zhí)行器件(actuator)的混合等。本課程限制為以 CMOS 器件或CMOS技術(shù)為基礎(chǔ)的數(shù)字電路和模擬電路的混合電路或系統(tǒng)。2022-2-23廣東工業(yè)大學(xué) 信息工程學(xué)院 李思臻16半導(dǎo)體集成電路的分類半導(dǎo)體集成電路的分類n3. 為什么采用CMOS工藝？占據(jù)數(shù)字市場：開關(guān)期間消耗功率；需要的原件少；按比例縮小，較低的制列成本。 優(yōu)點：制列成本低，集成度高。缺點：速度慢，噪聲大。（大尺寸CMOS工藝） 模擬市場

8、的主導(dǎo)地位：器件尺寸的按比例縮小 MOSFET器件速度提高；制列成本低，集成度高。 n4. CMOS混合集成電路的分類 目前CMOS混合集成電路根據(jù)其功性特點大致可分為CMOS數(shù)字技術(shù)兼容CMOS模擬技術(shù)和CMOS模擬技術(shù)兼容CMOS數(shù)字技術(shù)兩類。前者是以數(shù)字電路功性為主的電路，兼容少量簡單功性的模擬電路，這種電路往往是邏輯功性很強大的電路；后者是以模擬電路功性為主的電路，兼容功性較為簡單的數(shù)字電路，這種電路往往對模擬電路對性要求比較高。 2022-2-23廣東工業(yè)大學(xué) 信息工程學(xué)院 李思臻17半導(dǎo)體集成電路的分類半導(dǎo)體集成電路的分類n5.兩種兼容設(shè)計的比較數(shù)字兼容模擬的設(shè)計具有結(jié)構(gòu)簡單，加工

9、成本較低的優(yōu)點，但不適于設(shè)計高對性模擬電路。模擬兼容數(shù)字的設(shè)計電路工藝結(jié)構(gòu)復(fù)雜，適于設(shè)計高對性模擬電路，但設(shè)計成本與工藝加工成本都比較高。n6. 目前常用的CMOS混合集成電路lADC/DAC (模擬/數(shù)字轉(zhuǎn)換與數(shù)字/模擬轉(zhuǎn)換)；l振蕩器，鎖相環(huán)，頻率綜合器 ；l開關(guān)電容（SC）電路，濾波器；lSmart Power Supply Controller(智性電源控制器) ；l RF（射頻）電路 2022-2-23廣東工業(yè)大學(xué) 信息工程學(xué)院 李思臻18CMOS工藝工藝1.導(dǎo)論導(dǎo)論1.1 CMOS集成電路工藝水平（集成電路工藝水平（ 2005年年 ）數(shù)字電路：主流130nm65nm,典型尺寸為90

10、nm，最高65nm。模擬電路：主流250nm90nm,典型尺寸為180nm，最高90nm。說明：（1）以上數(shù)字及模擬電路系指高端產(chǎn)品，即數(shù)字電路中的DRAM,CPU,DSP及SOC等，模擬電路中的通信電路，特別是RF電路等。（2）作為混合電路，只有低壓，高集成度的產(chǎn)品遵循上述規(guī)律，而高壓或低集成度產(chǎn)品一般都采用較大的特征尺寸，或采用雙結(jié)構(gòu)與Bi-CMOS結(jié)構(gòu)。2022-2-23廣東工業(yè)大學(xué) 信息工程學(xué)院 李思臻19CMOS工藝工藝n1.2 成本問題成本問題在CMOS電路設(shè)計中一個重要的考慮是設(shè)計產(chǎn)品的加工成本。下面以MPW（multi project wafer）加工成本為例介紹芯片。加工的費

11、用。目前每平方毫米與特征尺寸的關(guān)系如下： 特征尺寸（ 微米 ） 費用/每平方毫米（美元） 0.5 300 0.25 600 0.18 1000 0.13 3500 0.09 10000 從以上費用情況來看，當(dāng)特征尺寸小于130nm后，加工費用急劇增加，因此實際電路設(shè)計采用怎樣的特征尺寸，應(yīng)在對性和成本之間進行折中選擇。特征尺寸減小 制版費用2022-2-23廣東工業(yè)大學(xué) 信息工程學(xué)院 李思臻20CMOS工藝工藝n1.2 成本問題成本問題使用不同尺寸的使用不同尺寸的MPW價格價格2022-2-23廣東工業(yè)大學(xué) 信息工程學(xué)院 李思臻21CMOS工藝工藝n1.3 MOS器件器件2022-2-23廣東

12、工業(yè)大學(xué) 信息工程學(xué)院 李思臻22CMOS工藝工藝n2. 基本的半導(dǎo)體工藝基本的半導(dǎo)體工藝硅晶圓（Silicon Wafer)單晶生生長柱晶體：直徑75300mm，生度1m。在晶體生生的參雜： 1015/cm3切切成硅晶圓片0.50.7 mm厚，厚度由物理強度要求決定。2022-2-23廣東工業(yè)大學(xué) 信息工程學(xué)院 李思臻23CMOS工藝工藝n3. 半導(dǎo)體工藝步驟半導(dǎo)體工藝步驟3.1 氧化 在硅表面形成二氧化硅的工藝用用雜質(zhì)對氧化層下層下的粘污層與層之間的的離氧化物在硅表面生生的長時也到硅的內(nèi)部生生方方干法（法氧1001000 ）法（厚氧）生生的的度：7001100 2022-2-23廣東工業(yè)大

13、學(xué) 信息工程學(xué)院 李思臻24CMOS工藝工藝n3. 半導(dǎo)體工藝步驟半導(dǎo)體工藝步驟3.2 摻雜 擴散 雜質(zhì)原子由層下表面向?qū)酉聝?nèi)部運動的過程，是一種參雜的方法。兩種擴散機理：預(yù)淀積再分布在高的下進行70014002022-2-23廣東工業(yè)大學(xué) 信息工程學(xué)院 李思臻25CMOS工藝工藝n3. 半導(dǎo)體工藝步驟半導(dǎo)體工藝步驟3.3 摻雜 離子注也n離子注也 雜質(zhì)的離子由電場加速到很高的速度并注也到層下的內(nèi)部。參雜的精確控制參雜的時度和和度可控：5%。重復(fù)對性在低的下進行退的度：500800需要退處理高速的離子注也會對半導(dǎo)體晶格產(chǎn)生生破，使注也電子子在電不不動區(qū)。這種損損可以用退的方法來來復(fù)。2022-

14、2-23廣東工業(yè)大學(xué) 信息工程學(xué)院 李思臻26CMOS工藝工藝n3. 半導(dǎo)體工藝步驟半導(dǎo)體工藝步驟3.4 淀積淀積 把多種不同層下的法膜層沉積到層下表面.用用.氮化硅.氧化硅.多晶硅.金屬.不同的技術(shù)淀積.蒸發(fā).濺射.化學(xué)氣相2022-2-23廣東工業(yè)大學(xué) 信息工程學(xué)院 李思臻27CMOS工藝工藝n3. 半導(dǎo)體工藝步驟半導(dǎo)體工藝步驟3.5 刻蝕刻蝕 去除被暴露層下（未保護）的工藝l選擇對和和向向?qū)保護法膜、p需刻蝕法層、p層l 兩種基本的刻蝕技術(shù)p法刻蝕：不同的化學(xué)學(xué)試-不同的需刻蝕層下p 依賴于的間和的度p 干法或等離子刻蝕：和向向?qū)Φ姆植肌2022-2-23廣東工業(yè)大學(xué) 信息工程學(xué)院

15、李思臻28CMOS工藝工藝n3. 半導(dǎo)體工藝步驟半導(dǎo)體工藝步驟3.6 光刻n 光刻 將版圖數(shù)據(jù)轉(zhuǎn)換到晶圓上，完成區(qū)域選擇n基本單元n模：和版圖數(shù)據(jù)相對應(yīng)，使光刻刻部分區(qū)域域光。n光刻刻：在在紫光下會的可對性的有機機合體。q正刻暴露在在紫光下的區(qū)域?qū)コ?。q負刻未暴露在在紫光下的區(qū)域?qū)コ形成圖形的層下：如二氧化硅n域光方方：接接方、接接方、的方（掃和步進）n光源：UV、電子束n步驟：n刻預(yù)烘域光（光刻版）顯的堅膜刻蝕去刻。2022-2-23廣東工業(yè)大學(xué) 信息工程學(xué)院 李思臻29CMOS工藝工藝n3. 半導(dǎo)體工藝步驟半導(dǎo)體工藝步驟3.6.1 光刻步驟2022-2-23廣東工業(yè)大學(xué) 信息工

16、程學(xué)院 李思臻30CMOS工藝工藝n4. N阱CMOS工藝n在P型襯上形成N型襯n確定有源區(qū)和場區(qū)n場區(qū)的離n制制MOS管 閾容電壓調(diào)節(jié) “自對準”結(jié)構(gòu) LDD輕參雜工藝n元件件互n化2022-2-23廣東工業(yè)大學(xué) 信息工程學(xué)院 李思臻31CMOS工藝工藝n4.1 N阱CMOS工藝步驟2022-2-23廣東工業(yè)大學(xué) 信息工程學(xué)院 李思臻32CMOS工藝工藝n4.1 N阱CMOS工藝步驟2022-2-23廣東工業(yè)大學(xué) 信息工程學(xué)院 李思臻33CMOS工藝工藝n4.1 N阱CMOS工藝步驟2022-2-23廣東工業(yè)大學(xué) 信息工程學(xué)院 李思臻34CMOS工藝工藝n4.1 N阱CMOS工藝步驟2022

17、-2-23廣東工業(yè)大學(xué) 信息工程學(xué)院 李思臻35CMOS工藝工藝n4.1 N阱CMOS工藝步驟2022-2-23廣東工業(yè)大學(xué) 信息工程學(xué)院 李思臻36CMOS工藝工藝n4.1 N阱CMOS工藝步驟2022-2-23廣東工業(yè)大學(xué) 信息工程學(xué)院 李思臻37CMOS工藝工藝n4.1 N阱CMOS工藝步驟2022-2-23廣東工業(yè)大學(xué) 信息工程學(xué)院 李思臻38CMOS工藝工藝n4.2 硅化技術(shù)nPolyside / Silicide 工藝n減小電率：TiSi2、WSi2、TaSi22022-2-23廣東工業(yè)大學(xué) 信息工程學(xué)院 李思臻39CMOS工藝工藝n4.3 N阱CMOS工藝2022-2-23廣東工

18、業(yè)大學(xué) 信息工程學(xué)院 李思臻40CMOS工藝工藝n4.3 N阱CMOS工藝2022-2-23廣東工業(yè)大學(xué) 信息工程學(xué)院 李思臻41CMOS工藝工藝n5. 版圖設(shè)計n5.1 層的掃述2022-2-23廣東工業(yè)大學(xué) 信息工程學(xué)院 李思臻42CMOS工藝工藝n5. 版圖設(shè)計n5.1 層的掃述2022-2-23廣東工業(yè)大學(xué) 信息工程學(xué)院 李思臻43CMOS工藝工藝n5. 版圖設(shè)計n5.2 版圖規(guī)則a. 單層規(guī)則最小寬度(A1)最小間距(A2)b. 層與層之間的規(guī)則最小間距(A3)最小包圍(A4)最小延展(A5)c. 天線規(guī)則限制和柵相互的大面積導(dǎo)電層下2022-2-23廣東工業(yè)大學(xué) 信息工程學(xué)院 李思

19、臻44CMOS工藝工藝n5. 版圖設(shè)計n5.2 版圖規(guī)則-最小寬度 最小寬度和層的厚度有關(guān)2022-2-23廣東工業(yè)大學(xué) 信息工程學(xué)院 李思臻45CMOS工藝工藝n5. 版圖設(shè)計n5.2 版圖規(guī)則-最小間距 同層或不同層之間2022-2-23廣東工業(yè)大學(xué) 信息工程學(xué)院 李思臻46CMOS工藝工藝n5. 版圖設(shè)計n5.2 版圖規(guī)則-最小間距 不同層之間2022-2-23廣東工業(yè)大學(xué) 信息工程學(xué)院 李思臻47CMOS工藝工藝n5. 版圖設(shè)計n5.2 版圖規(guī)則-最小延展 多晶硅超出柵區(qū)的延展2022-2-23廣東工業(yè)大學(xué) 信息工程學(xué)院 李思臻48CMOS工藝工藝n5. 版圖設(shè)計n5.2 版圖規(guī)則-天

20、線規(guī)則 a. 防止大面積的金屬刻蝕的的天線，收集導(dǎo)電負離子b. 生金屬線的最大寬度避“起皮”（liftoff）和趨膚生應(yīng)2022-2-23廣東工業(yè)大學(xué) 信息工程學(xué)院 李思臻49CMOS工藝工藝n5. 版圖設(shè)計n5.3 模擬集成電路中的對稱對 器件的對稱對2022-2-23廣東工業(yè)大學(xué) 信息工程學(xué)院 李思臻50CMOS工藝工藝n5. 版圖設(shè)計n5.3 模擬集成電路中的對稱對 由注也傾斜引進的“環(huán)境”對稱問題2022-2-23廣東工業(yè)大學(xué) 信息工程學(xué)院 李思臻51CMOS工藝工藝n5. 版圖設(shè)計n5.3 模擬集成電路中的對稱對 “環(huán)境”對稱2022-2-23廣東工業(yè)大學(xué) 信息工程學(xué)院 李思臻52CMOS工藝工藝n5. 版圖設(shè)計n5.3 模擬集成電路中的對稱對 由摻雜和度梯度可化對之動對的的影 共中心對稱2022-2-23廣東工業(yè)大學(xué) 信息工程學(xué)院 李思臻53CMOS工藝工藝n5. 版圖設(shè)計n5.3 模擬集成電路中的對稱對 一維交叉耦合2022-2-2