電信1306解曉桐0121309341336

1、武漢理工大學數(shù)字通信系統(tǒng)課程設計說明書學號：0121309341336課程設計課程名稱數(shù)字通信系統(tǒng)題目數(shù)字基帶信號 HDB3 碼的編碼器設計與建模學院信息工程學院專業(yè)電子信息工程班級電信 1306 班姓名解曉桐指導教師王虹、闕大順年月日1武漢理工大學數(shù)字通信系統(tǒng)課程設計說明書課程設計任務書學生姓名：解曉桐專業(yè)班級：電信 1306 班指導教師：王虹、闕大順工作單位：信息工程學院題 目: 數(shù)字基帶信號 HDB3碼的編碼器設計與建模初始條件：（ 1） MAX PLUSII10.02 以上版本軟件；（ 2）課程設計輔導書： 通信原理課程設計指導 （ 3）先修課程：數(shù)字電子技術、模擬電子技術、電子設計E

2、DA、通信原理。要求完成的主要任務 : （包括課程設計工作量及其技術要求，以及說明書撰寫等具體要求）（ 1）課程設計時間：1 周；（2）課程設計題目：數(shù)字基帶信號HDB3 碼的編碼器設計與建模；（3）本課程設計統(tǒng)一技術要求：按照要求對選定的設計題目進行邏輯分析，掌握HDB3 碼的編碼原理，了解各模塊電路的邏輯功能，設計通信系統(tǒng)框圖，畫出實現(xiàn)電路原理圖，編寫VHDL語言程序，上機調(diào)試、仿真，記錄實驗結果波形，對實驗結果進行分析；（ 4）課程設計說明書按學?！罢n程設計工作規(guī)范”中的“統(tǒng)一書寫格式”撰寫，并標明參考文獻至少 5 篇；（5）寫出本次課程設計的心得體會（至少500 字）。時間安排：第19

3、 周參考文獻： 段吉海 . 數(shù)字通信系統(tǒng)建模與設計 . 北京：電子工業(yè)出版社， 2004 江國強 .EDA 技術與應用. 北京：電子工業(yè)出版社， 2010John G. Proakis.Digital Communications.北京：電子工業(yè)出版社，2011指導教師簽名：年月日系主任（或責任教師）簽名：年月日2武漢理工大學數(shù)字通信系統(tǒng)課程設計說明書摘要本課程設計概括了HDB3 數(shù)字編碼器的研究背景、意義 , 同時對EDA 技術和編碼技術作了簡要的說明。設計方面包括規(guī)劃基于VHDL 的 HDB3 編碼器設計的總體方案；基于VHDL 的 HDB3 編碼器的軟件實現(xiàn)。其中HDB3 碼的編碼程序設

4、計是在 Quartus軟件環(huán)境下進行的， 首先在 Quartus軟件環(huán)境下建立一個工程，工程名和程序的實體名一致，并將其作為該工程的設計文件。然后在VHDL 文本編輯窗中輸入設計的VHDL 源程序，進行編譯。程序編譯成功后要進行時序仿真，這一部分同樣是在Quartus軟件環(huán)境下完成的。關鍵詞： HDB3；建模；VHDL ；編碼；QUARTUS3武漢理工大學數(shù)字通信系統(tǒng)課程設計說明書目錄1、引言.5、VHDL語言的介紹.623、Quartus 簡介.7、HDB3 碼介紹 .844.1數(shù)字基帶信號與HDB3碼的編碼規(guī)則 .84.2 NRZ、AMI、HDB3碼間關系.9、HDB3碼編碼器的建模與實現(xiàn)

5、 .1055.1基于VHDL的編碼器的建模及實現(xiàn).105.1.1編碼器的VHDL 建模 .105.1.2 添加破壞符號V 的實現(xiàn).105.1.3 統(tǒng)計兩 V 之間1 個數(shù)的奇偶.125.1.4 V 點跟蹤及實現(xiàn).135.1.5 添加符號 B 及向雙極性碼轉換的實現(xiàn).145.2 HDB3 碼編碼器完整源程序.165.3 HDB3 碼編碼器的電路原理圖.185.4 HDB3 碼編碼器的波形仿真及分析.196、總結體會.21、參考文獻.2274武漢理工大學數(shù)字通信系統(tǒng)課程設計說明書1、引言數(shù)字基帶信號的傳輸是數(shù)字通信系統(tǒng)的重要組成部分之一。特別是 HDB3 碼的使用，其不但保持AMI 碼的優(yōu)點，更使

6、連0 串的個數(shù)減到至多0 個的優(yōu)點，而且還克服了 AMI 碼的關于可能出現(xiàn)長連0 串而造成提取定時信號困難的缺點。基于上述的特點HDB3 碼在通信傳輸領域應用很廣泛，因此其作為CCITT 推薦使用的碼型之一。本設計就是用 VHDL 語言實現(xiàn) HDB3 碼的編/ 解碼器功能。 本課程設計的主要工作是 HDB3 碼的編碼的建模與實現(xiàn)，對于 HDB3 編碼模塊，一般以硬件的方式來實現(xiàn)的。 但它具有產(chǎn)品更新慢、 設計靈活性差、 不可重配置及現(xiàn)場升級性能缺乏等缺點。因此擬采用可編程邏輯電路來實現(xiàn)?？删幊踢壿嬰娐肥荅DA 的一個重要技術基礎， 主要包括 FPGA 和 CPLD，它們具有豐富的可重配置邏輯資

7、源，既包含有大量實現(xiàn)組合邏輯的資源； 還包含有相當數(shù)量的觸發(fā)器， 因此采用 EDA 技術進行電子系統(tǒng)的設計有以下優(yōu)點：系統(tǒng)可現(xiàn)場編程，在線升級；用軟件的方式設計硬件； 整個系統(tǒng)可集成在一個芯片上， 體積小、功耗低、可靠性高；用軟件方式設計的硬件系統(tǒng)的轉換是由有關的開發(fā)軟件自動完成， 降低了系統(tǒng)設計的難度。5武漢理工大學數(shù)字通信系統(tǒng)課程設計說明書2、VHDL語言的介紹VHDL的 全 名 是 very-high-speed integrated circuithardware descriptionlanguage，誕生與 1982 年。 1987 年底 VHDL 被 IEEE 和美國國防部確認為

8、標準硬件描述語言。1993 年，IEEE 對 VHDL 進行了修正，從更高的抽象層次和系統(tǒng)描述能力擴展 VHDL 的內(nèi)容?，F(xiàn)在，VHDL 和 VERILOG 作為 IEEE 的工業(yè)硬件描述語言，又得到了眾多 EDA 公司的支持，在電子工程領域，已成為事實上的通用硬件描述語言。VHDL 的程序結構特點是將一項工程設計， 或稱設計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可是部分 , 及端口）和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。其特點如下：1. 支持多種電路與多種設計方法VHDL 語言能夠支持自頂向下和基于庫的設計方法，支持組合邏輯電路， 同步時序邏輯電

9、路和異步時序邏輯電路等電路的設計，大多數(shù)EDA 工具都支持VHDL 語言。2. 支持硬件電路的層次化描述VHDL 語言具有支持多層次描述系統(tǒng)硬件功能的能力，可以從系統(tǒng)的行為功能（數(shù)學模型）直到門級電路逐層進行描述。另外，高層次的行為描述可以與底層次的寄存器描述和結構描述混合使用。3. 能實現(xiàn)與工藝無關編程采用 VHDL 語言設計硬件電路時，當門級或門級以上層次的描述通過仿真檢驗以后，再用相應的工具將設計映射成不同的工藝。 在工藝更新時無須原設計程序，只需改變相應的映射工具。 由此可見，修改電路和修改工藝相互之間不會產(chǎn)生影響。4. 易于共享和復用作為 IEEE 標準的 VHDL 語言，語法嚴格，

10、設計成果便于復用和交流。 一個大規(guī)模的數(shù)字系統(tǒng)設計不可能從門級電路開始逐步進行設計， 而是一些模塊電路的有機疊加。這些模塊電路可以預先設計或者使用以前設計中的存檔模塊。 這些模塊電路可以采用 VHDL 語言進行描述且存放于庫中， 便于在以后設計中復用。6武漢理工大學數(shù)字通信系統(tǒng)課程設計說明書3、Quartus 簡介Quartus是 Altera 公司提供的可編程邏輯器件的集成開發(fā)軟件，是該公司前一代可編程邏輯器件的集成開發(fā)軟件MAX+plus 的更新?lián)Q代產(chǎn)品。Quartus集成開發(fā)軟件支持可編程邏輯器件開發(fā)的整個過程，它提供一種與器件結構無關的設計環(huán)境，使設計者能方便地進行設計輸入、設計處理和

11、器件編程。Quartus集成開發(fā)軟件的核心是模塊化的編譯器。編譯器包括的功能模塊有分析/ 綜合器 （Analysis & Synthesis）、適配器（ Fitter）、裝配器（Assembler）、時序分析器（ Timing Analyzer）、設計輔助模塊（ Design Assistant）以及 EDA 網(wǎng)表文件生成器（ EDA Netlist Writer ）等?？删幊踢壿嬈骷_發(fā)的所有過程為：設計輸入、綜合、布局和布線、驗證和仿真以及可編程邏輯器件的編程或配置。作為一種電子設計自動化（ EDA ）的工具， Quartus 可編程邏輯器件的集成開發(fā)軟件支持可編程邏輯器件開發(fā)的全

12、過程。這個過程包括以下步驟：（1）創(chuàng)建工程，工程用來組織整個可編程邏輯器件開發(fā)的過程；（2）設計輸入，本章介紹利用硬件描述語言通過文本編輯的方法完成電路設計；（3）設計編譯，把設計輸入轉換為支持可編程邏輯器件編程的文件格式；（4）設計仿真，該步驟用來檢查設計是否滿足邏輯要求；（ 5）器件編程，使得可編程邏輯具有所要求的邏輯功能。7武漢理工大學數(shù)字通信系統(tǒng)課程設計說明書4、HDB3碼介紹4.1數(shù)字基帶信號與HDB3碼的編碼規(guī)則數(shù)字基帶信號的傳輸是數(shù)字通信系統(tǒng)的重要組成部分之一。在數(shù)字通信中，有些場合可不經(jīng)過載波調(diào)制和解調(diào)過程，而對基帶信號進行直接傳輸。為使基帶信號能適合在基帶信道中傳輸，通常要經(jīng)

13、過基帶信號變化，這種變化過程事實上就是編碼過程。于是，出現(xiàn)了各種各樣常用碼型。不同碼型有不同的特點和不同的用途。在基帶傳輸中，常用的碼型有 AMI 碼、 HDB3 碼、 4B/3T 碼、 CMI 碼、以及雙相碼等。其中， AMI 碼是將輸入單極性波形的所有正脈沖變?yōu)檫m合于在信道傳輸?shù)恼摌O性交替的脈沖，而 HDB3 碼則是在 AMI 碼基礎上改進的一種雙極性歸零碼，它除具有 AMI 碼功率譜中無直流分量， 可進行差錯自檢等優(yōu)點外，還克服了 AMI 碼當信息中出現(xiàn)連“ 0” 碼時定時提取困難的缺點，同時 HDB3碼頻譜能量主要集中在基波頻率以下，占用頻帶較窄，因此被廣泛用作PCM 線路傳輸碼型，

14、因此要了解 HDB3 碼的編碼規(guī)則，首先要知道 AMI 碼的構成規(guī)則，AMI 碼就是把單極性脈沖序列中相鄰的“ 1”碼變?yōu)闃O性交替的正、負脈沖。將“0”碼保持不變，把“ 1”碼變?yōu)?1、-1 交替的脈沖。如：信息序列：10011010111100001AMI碼：+100-1+10-10+1-1+1-10000+1HDB3 碼是一種 AMI 碼的改進型，它的編碼過程為：沒有 4 個或 4 個連“0”串時， HDB3 編碼規(guī)律與 AMI 碼相同，即“1”碼變?yōu)椤?1”、“-1 ”交替脈沖。當代碼序列中出現(xiàn) 4 個或 4 個以上連“0”串時，則將每 4 個連“0”小段即“0000”的第 4 個 0

15、變換成與前一非“0”符號同極性的符號，用破壞符號 V 表示。為了使附加 V 符號后的序列不破壞“極性交替反轉”造成的無直流特性，還必須保證相鄰V 符號也應極性交替。這一點，當相鄰V 符號之間有奇數(shù)個非0 符號時，則是能得到保證，當有偶數(shù)個非0 符號時，則就得不到保證，這時再8武漢理工大學數(shù)字通信系統(tǒng)課程設計說明書將該小段的第一個0 變換成+B 或-B，B 符號的極性與前一非0 符號的極性相反，并讓后面的非 0 符號從 V 符號開始再交替變換。4.2NRZ、AMI、HDB3 碼間關系假設信息碼為 0000 0110 0001 0000，對應的 NRZ 碼、 AMI 碼， HDB3 碼如圖 1 所

16、示：圖 1 NRZ ，AMI ，HDB3 碼型對比圖分析表現(xiàn)， AMI 碼及 HDB3 碼的功率譜不含有離散譜f S 成份（ f S 1/ TS，等于位同步信號頻率）。在通信的終端需將他們譯碼為NRZ 碼才能送給數(shù)字終端機或數(shù)/ 模轉換電路。在做譯碼時必須提供位同步信號。工程上，一般將AMI或 HDB3 碼數(shù)字信號進行整流處理，得到占空比為0.5 的單極性歸零碼（ RZ| 0.5TS）。由于整流后的 AMI ，HDB3 碼中含有離散譜 f S，故可用一選頻網(wǎng)絡得到頻率為 f S 的正弦波，經(jīng)整形、限幅、放大處理后即可得到位同步信號。9武漢理工大學數(shù)字通信系統(tǒng)課程設計說明書5、HDB3碼編碼器的

17、建模與實現(xiàn)5.1 基于 VHDL的編碼器的建模及實現(xiàn)5.1.1編碼器的 VHDL建模條件： V 點的跟蹤以及兩V 之間 1 個數(shù)的奇偶數(shù)據(jù)輸入添加符號 B 以及向雙極性碼的變換HDB3添加破壞符號 V圖 2 HDB3 碼編碼器模型如圖所示：整個 HDB3 碼的編碼器包括 4 個功能部分：添加破壞符號 “V ”、 V 點的跟蹤、統(tǒng)計兩個 V 之間 1 個數(shù)的奇偶個數(shù)、添加符號“ B”以及向雙極性碼的轉換。5.1.2添加破壞符號V的實現(xiàn)加破壞符號 “V ”模塊的功能實際上就是對消息代碼里的四個連0 串的檢測，即當出現(xiàn)四個連0 串的時候，把第四個“ 0”變換成符號“V ”，體現(xiàn)在程序中即將寄存器中的

18、“0000”轉變?yōu)椤?001”，并將加V 的標識符置為 1。而在其他的情況下， 則將消息代碼原樣寄存， 同時加 V 的標識符保持為0 不變。程序流程圖如圖3 所示。10武漢理工大學數(shù)字通信系統(tǒng)課程設計說明書開始data_in='0'andreg(3downto1)="000"YNreg<=('1' & reg(3reg<=data_in&downto 1);YNreg(3 downto 1);break_v<='1'break_v<='0'結束圖 3 添加破壞符號“ V

19、”符號流程圖假設輸入某信息序列，根據(jù)設計思想，輸入代碼一添加破壞符號“ V ”后的關系如下：信息序列：100001000011000011添加破壞符號V 后：10001100011100011111武漢理工大學數(shù)字通信系統(tǒng)課程設計說明書5.1.3統(tǒng)計兩 V 之間 1 個數(shù)的奇偶此處統(tǒng)計兩 V 之間 1 總個數(shù)的奇偶，是為了判斷后面的部分是否需要查B。插入 V 之后若后一個輸入為 1，此時即將統(tǒng)計兩 V 之間 1 總個數(shù)奇偶數(shù)目的標識符置為 1（否則置為 0），代表此時兩個 V 之間 1 的個數(shù)為奇數(shù)個；此后若再次出現(xiàn) 1 時，便將統(tǒng)計兩 V 之間 1 總個數(shù)奇偶數(shù)目的標識符取反，其中標識符為

20、1 時代表 1 的總個數(shù)為奇數(shù)個，為 0 時代表偶數(shù)個。程序流程圖如圖4 所示。開始break_v='1'data_in='1'anddata_in='0'break_v='1'anddata_in='1'YYYparity<='0'parity<='1'parity<=not parity;結束圖 4 統(tǒng)計兩 V 間 1 個數(shù)奇偶流程圖12武漢理工大學數(shù)字通信系統(tǒng)課程設計說明書5.1.4V 點跟蹤及實現(xiàn)對 V 點進行跟蹤，是由一個計數(shù)器V_cnt 與破環(huán)符號V 插

21、入的標識符Break_v 共同實現(xiàn)的，實現(xiàn)方法用流程圖進行展示。其目的是便于確定B 的是否插入與插入B 的位置以及向雙極性碼的轉換。流程圖如下圖 5 所示。開始Nbreak_v='1'Yv_cnt<="000"v_cnt="111"YNv_cnt<=v_cnt+v_cnt<=v_cnt;N1;結束圖 5 V 點跟蹤流程圖13武漢理工大學數(shù)字通信系統(tǒng)課程設計說明書5.1.5添加符號 B 及向雙極性碼轉換的實現(xiàn)此時，通過兩 V 之間的 1 的個數(shù)的奇偶，來判定是否插入符號B，具體規(guī)則為：當 Parity=0,即兩個 V 間

22、1 的個數(shù)為偶數(shù)，此時插入符號B。當 Parity=1,即兩個 V 間 1 的個數(shù)為奇數(shù)，此時不需插入符號B。由于在 HDB3 的編碼規(guī)則中，1 與 B 的極性都是與前一個非零符號的極性相反的，此時，在完成插入符號 B 的過程中，首先判斷上一位非零輸出值的極性，如果極性為負（ 1），則 B 的符號為正（01），如果上一位非零輸出值的極性為正（0），則 B 的符號為負（11），于是，同時完成了符號 B 的插入與向雙極性碼的轉換。而符號 V 的極性是與前一個非零值的極性相同的，于是在更改極性時，若上一位非零值的極性為負（ 1），那么 V 的符號也為負（11），若上一位非零值的極性為正（0），那么

23、V 的符號為正（01）。具體步驟在下面流程圖中展示。14武漢理工大學數(shù)字通信系統(tǒng)課程設計說明書開始YNbreak_v='1'reg(0)='1and parity='0'N data_out<="0 0"YYv_cnt<="010"last_sign='1'NYNNlast_sign='1'Ylast_sign='1'data_out<="11"Ydata_out<="01"last_sign<=n

24、ot last_sign;data_out<="01"data_out<="11"last_sign<=not last_sign;結束data_out<="01"last_sign< =not last_sign;Ndata_out<="11"last_sign<=notlast_sign;圖 6 編碼輸出流程圖15武漢理工大學數(shù)字通信系統(tǒng)課程設計說明書5.2HDB3碼編碼器完整源程序-hdb3碼的編碼器-輸出比輸入延時5 個脈沖周期libraryieee;use iee

25、e.std_logic_1164.all;use ieee.std_logic_unsigned.all;entityhdb3 isport(data_in:instd_logic;clk:instd_logic;data_out:outstd_logic_vector(1downto 0);end hdb3r;architecturertlofhdb3 issignalreg:std_logic_vector(3downto 0);- 寄存插"v" 后的數(shù)據(jù)signalparity:std_logic;- 記錄兩個破壞點間"1" 碼個數(shù)的奇偶性sign

26、albreak_v:std_logic;- 判斷是否有破壞符"v"signallast_sign:std_logic;- 上一輸出非 0 符號的正負signalv_cnt:std_logic_vector(2downto 0);-"v"點位置跟蹤計數(shù)器beginprocess(clk)- 利用移位寄存器插"v"beginifrising_edge(clk)thenifdata_in='0'and reg(3downto 1)="000"then- 有 4 個連"0"reg<

27、=('1'& reg(3downto 1);- 插入"v"break_v<='1'elsereg<=data_in& reg(3downto 1);16武漢理工大學數(shù)字通信系統(tǒng)課程設計說明書break_v<='0'end if;end if;end process;process(clk)- 計算破壞符"v" 間"1" 碼的個數(shù)的奇偶性beginifrising_edge(clk)thenifbreak_v='1'and data_in=

28、'0'then parity<='0'elsifbreak_v='1'and data_in='1'then parity<='1'elsifdata_in='1'thenparity<=notparity;end if;end if;end process;process(clk)-v 點跟蹤，并記錄位置beginifrising_edge(clk)thenifbreak_v='1'then v_cnt<="000"elsifv_cnt=

29、"111"thenv_cnt<=v_cnt;elsev_cnt<=v_cnt+1;end if;end if;end process;process(clk)-hdb3 編碼輸出beginifrising_edge(clk)thenifreg(0)='1'thenifv_cnt<="010"theniflast_sign='1'then data_out<="11"elsedata_out<="01"17武漢理工大學數(shù)字通信系統(tǒng)課程設計說明書end if

30、;elsiflast_sign='1'thendata_out<="01"last_sign<=notlast_sign;elsiflast_sign='0'thendata_out<="11"last_sign<=notlast_sign;end if;elsifbreak_v='1'and parity='0'theniflast_sign='1'thendata_out<="01"last_sign<=notlas

31、t_sign;elsedata_out<="11"last_sign<=notlast_sign;end if;elsedata_out<="00"end if;end if;end process;end rtl;5.3HDB3碼編碼器的電路原理圖圖 7 HDB3 編碼器電路原理圖18武漢理工大學數(shù)字通信系統(tǒng)課程設計說明書5.4HDB3碼編碼器的波形仿真及分析圖 8 輸入全“0”時編碼輸出圖 9 輸入全“1”時編碼輸出圖 10 輸入“100001000011000011”時編碼輸出19武漢理工大學數(shù)字通信系統(tǒng)課程設計說明書圖 11 輸入“00100001111111100001” 時編碼輸出由仿真波形可以得出：（1） CODEIN：0 0 000 0 000 0 00CODEOUT ： 110000 11010000 0111 00 00 11（2） CODEIN：1 1 111 1 111 1 11CODEOUT： 110111 011101 11 0111 01 11 01（3） CODEIN：100001000011000011CODEOUT ： 11 00 00 00 11