西電fpga第一次上機(jī)報(bào)告

1、FPGA設(shè)計(jì)基礎(chǔ)實(shí)驗(yàn)報(bào)告班級：xxxxxxxx 學(xué)號：xxxxxxxxxxx 姓名：xx 教師：xx 第13頁共13頁實(shí)驗(yàn)編號1-1題目控制二極管循環(huán)發(fā)光實(shí)驗(yàn)?zāi)康?、熟悉ISE軟件，會使用ISE軟件進(jìn)行設(shè)計(jì)和仿真2、學(xué)會程序下載實(shí)驗(yàn)內(nèi)容1、 創(chuàng)建工程2、 設(shè)計(jì)輸入3、 綜合實(shí)現(xiàn)4、 進(jìn)行硬件配置報(bào) 告 正 文1、 創(chuàng)建一個工程FileàNew ProjectFamily設(shè)置為Spart6Device設(shè)置為XC6SLX16Package設(shè)置為CSG234其他設(shè)置為默認(rèn)2、 設(shè)計(jì)輸入選擇Project->New Source,在左側(cè)文件類型中選擇Verilog Module，并輸入

2、Verilog文件名單擊Next進(jìn)入模塊定義窗口，在其中填入模塊端口定義。這一步也可以略過，在源代碼中再行添加具體代碼略。3、 綜合與實(shí)現(xiàn)在工程管理區(qū)的view中選擇Implementation，然后在過程管理區(qū)雙擊Synthesize-XST，就可以開始綜合過程 展開Synthesize-XST，選擇View RTL Schematic，可以查看綜合出的RTL電路圖 添加用戶約束文件：選擇Project->New Source，在彈出的對話框中，左側(cè)文件類型選中Implementation Constraints File，右側(cè)填寫文件名。在工程管理區(qū)內(nèi)選擇Edit Constrain

3、ts編輯約束文件，使用Nexys3開發(fā)板實(shí)現(xiàn)Gate2工程的用戶約束文件代碼如下所示。綜合完成后，下一個步驟就是實(shí)現(xiàn)(Implementation) 。實(shí)現(xiàn)主要分為3個步驟：翻譯(Translate) 、映射(Map) 與布局布線(place & Route)。在ISE中，執(zhí)行實(shí)現(xiàn)過程，會自動執(zhí)行翻譯、映射和布局布線過程：也可單獨(dú)執(zhí)行。在過程管理區(qū)雙擊Implement Design選項(xiàng)，就可以自動完成實(shí)現(xiàn)的3個步驟 。4、 器件配置器件配置是FPGA開發(fā)最關(guān)鍵的一步，只有將HDL代碼下載到FPGA芯片中，才能進(jìn)行調(diào)試并最終實(shí)現(xiàn)相應(yīng)的功能。首先我們必須生成能下載到硬件中的二進(jìn)制比特文件

4、。雙擊過程管理區(qū)的Generate Programming File，ISE就會為設(shè)計(jì)生成相應(yīng)的二進(jìn)制比特文件。然后利用USB-MiniUSB纜線，來為開發(fā)板提供電源和數(shù)據(jù)下載。我們只需上網(wǎng)下載免費(fèi)的Digilent Adept軟件，即可快速實(shí)現(xiàn)Nexys3開發(fā)板上FPGA的配置。用USB-MiniUSB纜線連接開發(fā)板和PC，打開開發(fā)板的電源開關(guān)。然后啟動Digilent Adept軟件。系統(tǒng)開始自動連接FPGA設(shè)備，成功檢測到設(shè)備后，會顯示出JTAG鏈上所用芯片。在Browse中找到之前生成的設(shè)計(jì)的二進(jìn)制比特文件，并點(diǎn)擊旁邊的Program按鈕，軟件就開始對FPGA進(jìn)行配置。配置成功后，下面

5、的狀態(tài)欄會顯示Programming Successful。至此，器件配置成功，我們就可以在器件上驗(yàn)證預(yù)期的設(shè)計(jì)有沒有很好的得以實(shí)現(xiàn)。實(shí)驗(yàn)編號1-2題目控制二極管循環(huán)發(fā)光實(shí)驗(yàn)?zāi)康?、熟悉ISE軟件，會使用ISE軟件進(jìn)行設(shè)計(jì)和仿真2、學(xué)會程序下載實(shí)驗(yàn)內(nèi)容1、 創(chuàng)建工程2、 設(shè)計(jì)輸入3、 綜合實(shí)現(xiàn)4、 進(jìn)行硬件配置報(bào) 告 正 文步驟1略2、 設(shè)計(jì)輸入選擇Project->New Source,在左側(cè)文件類型中選擇Verilog Module，并輸入Verilog文件名。單擊Next進(jìn)入模塊定義窗口，在其中填入模塊端口定義。這一步也可以略過，在源代碼中再行添加具體代碼略。3、 綜合與實(shí)現(xiàn)在工程

6、管理區(qū)的view中選擇Implementation，然后在過程管理區(qū)雙擊Synthesize-XST，就可以開始綜合過程 展開Synthesize-XST，選擇View RTL Schematic，可以查看綜合出的RTL電路圖 添加用戶約束文件：選擇Project->New Source，在彈出的對話框中，左側(cè)文件類型選中Implementation Constraints File，右側(cè)填寫文件名。在工程管理區(qū)內(nèi)選擇Edit Constraints編輯約束文件，使用Nexys3開發(fā)板實(shí)現(xiàn)Gate2工程的用戶約束文件代碼如下所示。綜合完成后，下一個步驟就是實(shí)現(xiàn)(Implementatio

7、n) 。實(shí)現(xiàn)主要分為3個步驟：翻譯(Translate) 、映射(Map) 與布局布線(place & Route)。在ISE中，執(zhí)行實(shí)現(xiàn)過程，會自動執(zhí)行翻譯、映射和布局布線過程：也可單獨(dú)執(zhí)行。在過程管理區(qū)雙擊Implement Design選項(xiàng)，就可以自動完成實(shí)現(xiàn)的3個步驟 。4、 器件配置器件配置是FPGA開發(fā)最關(guān)鍵的一步，只有將HDL代碼下載到FPGA芯片中，才能進(jìn)行調(diào)試并最終實(shí)現(xiàn)相應(yīng)的功能。首先我們必須生成能下載到硬件中的二進(jìn)制比特文件。雙擊過程管理區(qū)的Generate Programming File，ISE就會為設(shè)計(jì)生成相應(yīng)的二進(jìn)制比特文件。然后利用USB-MiniUSB纜線，來為開發(fā)板提供電源和數(shù)據(jù)下載。我們只需上網(wǎng)下載免費(fèi)的Digilent Adept軟件，即可快速實(shí)現(xiàn)Nexys3開發(fā)板上FPGA的配置。用USB-MiniUSB纜線連接開發(fā)板和PC，打開開發(fā)板的電源開關(guān)。然后啟動Digilent Adept軟件。系統(tǒng)開始自動連接FPGA設(shè)備，成功檢測到設(shè)備后，會顯示出JTAG鏈上所用芯片。在Browse中找到之前生