第二章VHDL基本語法

1、1. VHDL語言語言1.1 VHDL的發(fā)展的發(fā)展 1980年代初：VHSIC（Very High Speed Integrated Circuit）的計劃以gate level的方式描述電路。 1982年：VHSIC硬體描述語言(VHSIC Hardware Description Language），簡稱VHDL。 1987年： VHDL成為IEEE標準(IEEE 1076) 。 1988年：美國國防部規(guī)定所有官方的ASIC設計均要以VHDL為其硬體描述語言，自此之後VHDL也漸漸成為業(yè)界間流通的一種標準。 1994 ： IEEE發(fā)表新版 VHDL Standard 1164 1996 ：

2、結(jié)合電路合成的程式標準規(guī)格，發(fā)表IEEE 1164.3現(xiàn)在：VHDL已經(jīng)成為電子設計自動化（EDA）工程的共通語言；未來：透過VHDL ，設計電子工業(yè)的矽智產(chǎn)（Silicon IP）。 1.2 VHDL的優(yōu)點的優(yōu)點 1.3 使用使用VHDL 1.4 VHDL的基本架構(gòu)的基本架構(gòu)entity 晶片名稱 is port(宣告輸入和輸出接腳);end 晶片名稱 ;architecture 架構(gòu)名稱 of 晶片名稱 isBegin . VHDL 共時(concurrent)指令 . end 架構(gòu)名稱 ;1.5 第一個第一個VHDLVHDL範例範例INPUTOUTPUT-inverter gatelib

3、rary IEEE;use IEEE.STD_LOGIC_1164.all; entity inver_vhdl isport ( input: in STD_LOGIC; output: out STD_LOGIC);end inver_vhdl;architecture a of inver_vhdl isbegin output = not input;end a;註解說明Use宣告區(qū)&標準定義宣告庫單體宣告區(qū)：input定義為輸入位元；output定義為輸出位元。架構(gòu)宣告區(qū)：描述inver_vhdl電路的動作是將input經(jīng)過反相後傳送到output。1.6 Entity：描述

4、 I/O port 的規(guī)格語法：語法：ENTITY entity_name IS PORT ( );END entity_name ;Example: D Flip-FlopDFFDQQbCKCLRENTITYdff ISPORT(D:INSTD_LOGIC;CK:INSTD_LOGIC;CLR:INSTD_LOGIC;Q:OUTSTD_LOGIC;Qb:OUTSTD_LOGIC);ENDdff;1.7 Entity的特性的特性1.8 Architecture：描述內(nèi)部電路一個 Entity 可存在多個Architecture語法：語法：ARCHITECTURE a_name OF e_nam

5、e IS - signals,variables declarationBEGIN - statementsEND a_name ;範例：範例：ARCHITECTUREbehaviorOFdffISBEGINBEGINGIF(CLR=1)THENQ=0;ELSECKEVENTANDCK=1THENQ=D;ENDIF;ENDbehavior;1.9 Architecture的特性的特性1.10 Concurrent v.s. SequentialConcurrentEach statement execute at the same time( logic circuits )Sequentia

6、lStatements execute in series( programming languages as C, FORTAN )StatementA=B;B=C;assume : A=1,B=2,C=3 concurrent resultA=B=C=3sequential resultA=B=2B=C=32. 初階初階VHDL語法語法2.1 Identifier2.2 Entity Declaration2.3 Architecture Declaration2.4 Data ObjectConstant constant RISE_TIME:TIME:=10ns; constant B

7、US_WIDTH:INTEGER:=8;Variable variable STATUS:BIT_VECTOR(10 download 0); variable SUM:INTEGER range 0 to 100:=10; variable ONE,TWO,THREE:BOOLEAN; Signal signal CLOCK:BIT; signal DATA_BUS:BIT_VECTOR(0 to 7); signal INIT:STD_LOGIC_VECTOR(7 download 0);File2.5 Number2.7 VHDL的邏輯運算子的邏輯運算子 VHDL的邏輯運算子的邏輯運算子 ：not and or xor nandentity nor_vhdl isport (