verilog考試題

1、西安電子科技大學(xué)考試時間 分鐘試 題題號一二三四五六七八九十總分分?jǐn)?shù)1.考試形式：閉（開）卷；2.本試卷共 四 大題，滿分100分。班級 學(xué)號 姓名 任課教師 一、 選擇題（每題2分，共18分）1. 下面哪個是可以用verilog語言進(jìn)行描述，而不能用VHDL語言進(jìn)行描述的級別？（ A ） (A) 開關(guān)級 (B)門電路級 (C) 體系結(jié)構(gòu)級 (D) 寄存器傳輸級2.在verilog中，下列語句哪個不是分支語句？（ D ）(A) if-else(B) case(C) casez(D) repeat3下列哪些Verilog的基本門級元件是多輸出（ D ）(A) nand(B) nor(C) and

2、(D) not4Verilog連線類型的驅(qū)動強(qiáng)度說明被省略時，則默認(rèn)的輸出驅(qū)動強(qiáng)度為（ B ）(A) supply(B) strong(C) pull(D) weak5.元件實(shí)例語句“notif1 #(1:3:4,2:3:4,1:2:4) U1(out,in,ctrl);”中截至延遲的典型值為（ B ）(A) 1(B) 2(C) 3(D) 46已知 “a =1b1; b=3b'001;”那么a,b（ C ）(A) 4b'0011(B) 3b'001(C) 4b'1001(D) 3b'1017.根據(jù)調(diào)用子模塊的不同抽象級別，模塊的結(jié)構(gòu)描述可以分為（ABC

3、）(A) 模塊級 (B)門級 (C) 開關(guān)級 (D) 寄存器級8在verilog語言中，a=4b'1011，那么 &a=（D ）(A) 4b'1011(B) 4b'1111(C) 1b'1(D) 1b'09在verilog語言中整型數(shù)據(jù)與（ C ）位寄存器數(shù)據(jù)在實(shí)際意義上是相同的。(A) 8(B) 16(C) 32(D) 64二、 簡答題（2題，共16分）1Verilog HDL語言進(jìn)行電路設(shè)計方法有哪幾種（8分）1、自上而下的設(shè)計方法（Top-Down）2、自下而上的設(shè)計方法（Bottom-Up）3、綜合設(shè)計的方法2specparam語句和pa

4、rameter語句在參數(shù)說明方面不同之處是什么（8分）。1、specparam語句只能在延時的格式說明塊（specify塊）中出現(xiàn)，而parameter語句則不能在延時說明塊內(nèi)出現(xiàn)2、由specparam語句進(jìn)行定義的參數(shù)只能是延時參數(shù)，而由parameter語句定義的參數(shù)則可以是任何數(shù)據(jù)類型的參數(shù)3、由specparam語句定義的延時參數(shù)只能在延時說明塊內(nèi)使用，而由parameter語句定義的參數(shù)則可以在模塊內(nèi)（該parameter語句之后）的任何位置說明三、 畫波形題（每題8分，共16分）1. 根據(jù)下面的程序，畫出產(chǎn)生的信號波形（8分）module para_bloc_nested_in_

5、seri_bloc(A,B); output A,B; reg a,b; initial begin A=0; B=1; #10 A=1; fork B=0; #10 B=1; #20 A=0; join #10 B=0; #10 A=1; B=1; end endmodule 2. 根據(jù)下面的程序，畫出產(chǎn)生的信號波形（8分）module signal_gen1(d_out);output d_out;reg d_out;initialbegin d_out=0; #1 d_out=1; #2 d_out=0; #3 d_out=1; #4 d_out=0;endendmodule四、 程序設(shè)

6、計（4題，共50分）1. 試用verilog語言產(chǎn)生如下圖所示的測試信號（12分）module signal_gen9(clk,in1,in2);output in1,in2,clk;reg in1,in2,clk;initial begin in1=0; in2=1; clk=0; endinitial begin #15 in1=1 #10 in1=0; #5 in1=1; #10 in1=0; endinitial begin #5 in2=0; #5 in2=1; #25 in2=0; endalways begin #5 clk=clk; endendmodule2試用verilog

7、語言，利用內(nèi)置基本門級元件，采用結(jié)構(gòu)描述方式生成如圖所示的電路（12分）module MUX4x1(Z,D0,D1,D2,D3,S0,S1);output Z;inout D0,D1,D2,D3,S0,S1;and u0 (T0, D0, S0bar, S1bar) , u1（T1, D1, S0bar, S1), u2 (T2, D2, S0, S1bar), u3 (T3, D3, S0, S1) ,not u4 (S0bar, S0), u5 (S1bar, S1);or u6 (Z, T0, T1, T2, T3);endmodule3. 試用verilog語言描述：圖示為一個4位移位

8、寄存器，是由四個D觸發(fā)器（分別設(shè)為U1，U2，U3，U4）構(gòu)成的。其中seri_in是這個移位寄存器的串行輸入；clk為移位時脈沖輸入；clr為清零控制信號輸入；Q1Q3則為移位寄存器的并行輸出。（14分）module d_flop(q,d,clr,clk); output q; input d,clr,clk; reg q; always (clr) if(!clr) assign q=0; else deassign q; always (negedge clk) q=d;endmodulemodule shifter(seri_in,clk,clrb,Q); input seri_in,

9、clk,clrb; output3:0 Q; d_flop U1(Q0,seri_in,clrb,clk), U2(Q1,Q0,clrb,clk), U3(Q2,Q1,clrb,clk), u4(Q3,Q2,clrb,clk); endmodule4利用有限狀態(tài)機(jī)，以格雷碼編譯方式設(shè)計一個從輸出信號序列中檢測出101信號的電路圖，其方塊圖、狀態(tài)圖和狀態(tài)表如圖表示。（12分）module melay(clk,Din,reset,Qout);input clk,reset;input Din;output Qout;reg Qout;parameter1:0 S0=2'b00,S1=2&#

10、39;b01,S2=2'b11;reg1:0 CS;reg1:0 NS;always (posedge clk or posedge reset) begin if(reset=1'b01) CS=S0; else CS=NS; end always (CS or Din) begin case(CS) S0:beign if(Din=1'b0) begin NS=S0; Qout=1'b0; end else begin NS=S1; Qout=1'b0; end end S1:begin if(Din=1'b0) begin NS=S2; Q

11、out=1'b0; end else begin NS=S1; Qout=1'b0; end end S2:beign if(Din=1'b0) begin NS=S0; Qout=1'b0; end else begin NS=S1; Qout=1'b0; end end endcase end endmodule填空題（10分,每小題1分） 1. 用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計的目標(biāo)是最終完成     ASIC      &

12、#160;     的設(shè)計與實(shí)現(xiàn)。 2. 可編程器件分為  FPGA         和CPLD    。 3. 隨著EDA技術(shù)的不斷完善與成熟，                 的設(shè)計方法

13、更多的被應(yīng)用于Verilog HDL設(shè)計當(dāng)中。 4. 目前國際上較大的PLD器件制造公司有               和                 公司。 5. 完整的條件語句將產(chǎn)生   &#

14、160;       電路，不完整的條件語句將產(chǎn)生          電路。 6. 阻塞性賦值符號為                  ，非阻塞性賦值符號為      &

15、#160;            。  二、選擇題 (10分，每小題2分) 1. 大規(guī)模可編程器件主要有FPGA、CPLD兩類，下列對FPGA結(jié)構(gòu)與工作原理的描述中，正確的是                。  AFPGA全稱為復(fù)雜可編程邏輯器件；&

16、#160;BFPGA是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件； C基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置； D在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA結(jié)構(gòu)。 2. 基于EDA軟件的FPGA / CPLD設(shè)計流程為：原理圖/HDL文本輸入   綜合    _     _          適

17、配編程下載硬件測試。正確的是            。 功能仿真 時序仿真 邏輯綜合 配置 分配管腳              A  B  C  D 3. 子系統(tǒng)設(shè)計優(yōu)化，主要考慮提高資源利用率減少功耗（即面積

18、優(yōu)化），以及提高運(yùn)行速度（即速度優(yōu)化）；指出下列哪些方法是面積優(yōu)化             。   流水線設(shè)計 資源共享 邏輯優(yōu)化 串行化 寄存器配平 關(guān)鍵路徑法 A B     C  D4. 下列標(biāo)識符中，_是不合法的標(biāo)識符。 A9moon   &

19、#160; BState0    C Not_Ack_0  D signall 5. 下列語句中，不屬于并行語句的是：_ A過程語句     Bassign語句  C元件例化語句  Dcase語句 三、EDA名詞解釋（10分） 寫出下列縮寫的中文含義： ASIC：         

20、;                  RTL：                      FPGA：         &

21、#160;                SOPC：                     CPLD：           &#

22、160;             LPM：                      EDA：              

23、;              IEEE：                      IP：  ISP：           

24、60;                四、簡答題（10分） 1. 簡要說明仿真時阻塞賦值與非阻塞賦值的區(qū)別（本題4分）。     2. 簡述有限狀態(tài)機(jī)FSM分為哪兩類？有何區(qū)別？有限狀態(tài)機(jī)的狀態(tài)編碼風(fēng)格主要有哪三種？FSM的三段式描述風(fēng)格中，三段分別描述什么？（本題6分）五、程序注解（20分,每空1分） module  AAA&

25、#160; ( a ,b );                                            &

26、#160; output  a                                             

27、       input 6:0 b                                       

28、60;            reg2:0 sum;                                   

29、;                integer i;                               &#

30、160;                       reg  a                       

31、0;                                 always  (b)             &

32、#160;                                          begin      &#

33、160;                                                 &#

34、160;    sum = 0;                                          &#

35、160;            for(i = 0;i<=6;i = i+1)                             

36、0;               if(bi)                                 

37、0;        sum = sum+1;                                      

38、          if(sum2)  a = 1;                                 else&#

39、160;      a = 0;                                        

40、0;  end endmodule  本程序的邏輯功能是：        四、VerilogHDL語言編程題（1、2小題10分，3小題20分）     要求：寫清分析設(shè)計步驟和注釋。 1.  試用Verilog HDL描述一個帶進(jìn)位輸入、輸出的8位全加器。 端口：A、B為加數(shù)，CI為進(jìn)位輸入，S為和，CO為進(jìn)位輸出    

41、60;              2. 編寫一個帶異步清零、異步置位的D觸發(fā)器。 端口：CLK為時鐘，D為輸入，CLK為清零輸入端，SET為置位輸入端；Q輸出端。                   3. 設(shè)計一個帶有異步復(fù)位控制端和時鐘使

42、能控制端的10進(jìn)制計數(shù)器。 端口設(shè)定如下： 輸入端口：CLK：時鐘，RST：復(fù)位端，EN：時鐘使能端，LOAD：置位控制端， DIN：置位數(shù)據(jù)端； 輸出端口：COUT：進(jìn)位輸出端，DOUT：計數(shù)輸出端。                    一、填空題（每空2分，共20分） 1、   ASIC  &

43、#160; 2、     FPGA     和 CPLD   。 3、 自頂向下 4、   Altera  和  Xilinx   5、 組合     時序   6、   =  &

44、#160; <=   二、選擇題 (10分，每小題2分) 1、C   2、 B   3、B    4、 A   5、D  三、EDA名詞解釋（10分） ASIC      專用集成電路         R

45、TL  寄存器傳輸級 FPGA      現(xiàn)場可編程門陣列     SOPC   可編程片上系統(tǒng) CPLD      復(fù)雜可編程邏輯器件   LPM 參數(shù)可定制宏模塊庫 EDA 電子設(shè)計自動化   IEEE 電子電氣工程師協(xié)會 IP知識產(chǎn)權(quán)核

46、0;   ISP 在系統(tǒng)編程 四、簡答題（10分）  1、簡要說明仿真時阻塞賦值與非阻塞賦值的區(qū)別（本題4分）。 答：非阻塞（non-blocking)賦值方式 ( b<= a)： b的值被賦成新值a的操作, 并不是立刻完成的，而是在塊結(jié)束時才完成； 塊內(nèi)的多條賦值語句在塊結(jié)束時同時賦值； 硬件有對應(yīng)的電路。 阻塞（blocking)賦值方式 ( b = a)： b的值立刻被賦成新

47、值a； 完成該賦值語句后才能執(zhí)行下一句的操作； 硬件沒有對應(yīng)的電路，因而綜合結(jié)果未知。 2、 簡述有限狀態(tài)機(jī)FSM分為哪兩類？有何區(qū)別？有限狀態(tài)機(jī)的狀態(tài)編碼風(fēng)格主要有哪三種？FSM的三段式描述風(fēng)格中，三段分別描述什么？（本題6分） 答：Mearly型，Moore型；前者與輸入與當(dāng)前狀態(tài)有關(guān)，而后者只和當(dāng)前狀態(tài)有關(guān)；Binary，Gray，One-Hot編碼；分別為狀態(tài)保存，狀態(tài)切換，輸出； 五、程序注解（20分,每空1分）   本程序的邏輯功能是：     

48、;7人投票表決器。 六、VerilogHDL語言編程題（1、2小題10分，3小題20分）     要求：寫清分析設(shè)計步驟和注釋。 1.試用Verilog HDL描述一個帶進(jìn)位輸入、輸出的8位全加器。 端口：A、B為加數(shù)，CIN為進(jìn)位輸入，S為和，COUT為進(jìn)位輸出 module add4v(a,b,ci,s,co);    input3:0 a,b,ci;       

49、;output3:0 s;    output co;  wire3:0 carry; function fa_s(input a,input b,input ci);   fa_s  = a  b  ci;    endfunction function fa_c(input a,inp

50、ut b,input ci);       fa_c = a & b | a & ci | b & ci;    endfunction assign  s0 = fa_s(a0,b0,ci);    assign  

51、;carry0 = fa_c(a0,b0,ci);    assign s1 = fa_s(a1,b1,carry0);    assign carry1 = fa_c(a1,b1,carry0);    assign s2 = fa_s(a2,b2,carry1);    assign carry2 =&#

52、160;fa_c(a2,b2,carry1);    assign s3 = fa_s(a3,b3,carry2);    assign co = fa_c(a3,b3,carry2); endmodule 2.編寫一個帶異步清零、異步置位的D觸發(fā)器。 3.設(shè)計一個帶有異步復(fù)位控制端和時鐘使能控制端的10進(jìn)制計數(shù)器。 module CNT10 (CLK,RST,EN,LOAD,COUT,DOUT,

53、DATA); input CLK,EN,RST,LOAD,DATA;    output 3:0 DOUT,COUT  reg 3:0 Q1  reg COUT  assign DOUT = Q1; always (posedge CLK or negedge RST) begin if (!RST)

54、0;  Q1 <= 0; else  if (EN) begin if (!LOAD)   Q1 <= DATA; else if (Q1<9)  Q1 <= Q1+1; else     Q1 <= 4'b0000; end en

55、d always (Q1) if (Q1=4'h9)  COUT = 1'b1; else          COUT = 1'b0; endmodule 二一二一一學(xué)年第二學(xué)期（A）卷課程名稱 Verilog硬件描述語言 適用專業(yè)2008電信考試方式（閉）卷 考試時間 (120) 分鐘題 號一二 三四五六七總分得 分評卷人備注：所有試題答案必

56、須全部寫在試卷答題紙上，試題紙上答題無效。一、 填空題（共26分，每空 2 分）1 Verilog的基本設(shè)計單元是 。它是由 組成，一部分描述 ；另一部分描述 即定義輸入是如何影響 的。2 用assign描述的語句我們一般稱之為 邏輯，并且它們是屬于 語句，即于語句的書寫次序 。而用always描述的語句我們一般稱之為 邏輯或 邏輯，并且它們是屬于 語句，即于語句的書寫 。3 在case語句中至少要有一條 語句 二、簡答題（共15分，每小題5分）1. 怎樣理解在進(jìn)程語句中，阻塞語句沒有延遲這句話？2. 在進(jìn)程中什么情況下綜合為時序電路？什么情況下綜合為組合電路？3. 為什么在Verilog語言

57、中，其綜合只支持次數(shù)確定的循環(huán)，而不支持次數(shù)不確定的循環(huán)？三、改錯（15分）/下述是一個實(shí)現(xiàn)四位數(shù)的BCD碼加法的程序，請把正確的程序?qū)懺谠嚲砩蟤odule bcdadd(clk,a,b,c,d,a1,b1,c1,d1,q1,q2,q3,q4,cout) input clk;input a,b,c,d,a1,b1,c21,d213:0;output q1,q2,q3,q43:0;output cout;reg q1,q2,q3,q4; 3:0always ( clk, a,b,c,d,a1,b1,c1,d1 )；beginq1=a+a1; if(q1>9) cout,q1=q1+6;q2

58、=b+b1+cout; if(q2>9) cout,q2=q2+6;q3=c+c1+cout; if(q3>9) cout,q3=q3+6;q4=d+d1+cout; if(q4>9) cout,q4=q4+6;endmodule四、編程 （15分）編程實(shí)現(xiàn)帶異步清0、異步置1的D觸發(fā)器。五、編程 （15分）編程實(shí)現(xiàn)求補(bǔ)碼的程序，輸入是帶符號的8位二進(jìn)制數(shù)。六、編程 （14分）編程實(shí)現(xiàn)一個并行加載串行輸出的程序，輸入是一個8位的二進(jìn)制數(shù)。二一二一一學(xué)年第二學(xué)期（B）卷課程名稱 Verilog硬件描述語言 適用專業(yè)2008電信考試方式（閉）卷 考試時間 (120) 分鐘題 號一

59、二 三四五六七總分得 分評卷人備注：所有試題答案必須全部寫在試卷答題紙上，試題紙上答題無效。一、 填空題（共10分，每空 2 分）1. 已知x=4b1001,y=4b0110,則x的4位補(bǔ)碼為 ，而y的4位的補(bǔ)碼為 。2. 在case語句中至少要有一條 語句。3. 兩個進(jìn)程之間是 語句。而在Always中的語句則是 語句。二、簡答題（共20分，每小題 5分）1. 進(jìn)程語句的啟動條件是怎樣？2. 為什么在Verilog語言中，其綜合只支持次數(shù)確定的循環(huán)，而不支持次數(shù)不確定的循環(huán)？3. Reg型和wire型信號有什么本質(zhì)的區(qū)別？Reg型信號的初始值一般是什么？4. 在Verilog語言中什么情況下

60、必需使用復(fù)合語句？表達(dá)一個復(fù)合語句的的語法是怎樣的？三、改錯（15分）/下述是一個實(shí)現(xiàn)計數(shù)器，并用數(shù)碼管顯示，請把正確的程序?qū)懺谠嚲砩蟤odule alpher(choice,data,clk) inputs clk;outputs choice, data; 6:0reg count; 3:0always (posedges clk or choice)begin count = count + 1; case (count)4'b0000: data <= 8'b11111100;/(共陰的數(shù)字0) 4'b0001: data <= 8'b011

61、00000;4'b0010: data <= 8'b11011010;4'b0011: data <= 8'b11110010;4'b0100: data <= 8'b01100110;4'b0101: data <= 8'b10110110;4'b0110: data <= 8'b10111110;4'b0111: data <= 8'b11100000;4'b1000: data <= 8'b11111110;4'b1001: d

62、ata <= 8'b11110110;4'b1010: data <= 8'b11101110;4'b1011: data <= 8'b00111110;4'b1100: data <= 8'b10011100;4'b1101: data <= 8'b01111010;4'b1110: data <= 8'b10011110; endcasechoice = 8'b1000000;/(點(diǎn)亮第1位數(shù)碼管)endmodule四、編程（15分）編程實(shí)現(xiàn)帶同步清0、同步置

63、1的D觸發(fā)器。五、編程（15分）編程實(shí)現(xiàn)兩個4位二進(jìn)制數(shù)相減的程序。六、編程（10分）編程實(shí)現(xiàn)一個并行加載串行輸出的程序，輸入是一個8位的二進(jìn)制數(shù)。七、編程（15分）用阻塞賦值方式編程實(shí)現(xiàn)二選一功能。二一二一一學(xué)年第二學(xué)期（A）卷參考答案及評分標(biāo)準(zhǔn)課程名稱Verilog硬件描述語言 填空題（共26分，每空 2 分）1. Verilog的基本設(shè)計單元是模塊。它是由兩部分組成，一部分描述接口；另一部分描述邏輯功能，即定義輸入是如何影響輸出的。2. 用assign描述的語句我們一般稱之為組合邏輯，并且它們是屬于并行語句，即于語句的書寫次序無關(guān)。而用always描述的語句我們一般稱之為組合邏輯或時序邏

64、輯，并且它們是屬于串行語句，即于語句的書寫有關(guān)。3 在case語句中至少要有一條default語句 二、簡答題（共15分，每小題5分）1. 怎樣理解在進(jìn)程語句中，阻塞語句沒有延遲這句話？答：這是因?yàn)?，在進(jìn)程語句中，有阻塞語句和非阻塞語句這兩種，非阻塞語句是有延遲的，而阻塞語句它也是有延遲的，這是因?yàn)橐蚬到y(tǒng)都有延遲的，只是阻塞語句的延遲比非阻塞語句的延遲小若干個數(shù)量級，因此可視為沒有延遲。2. 在進(jìn)程中什么情況下綜合為時序電路？什么情況下綜合為組合電路？答：在進(jìn)程中只有當(dāng)敏感信號是沿觸發(fā)（即上升沿或下降沿）時，此時綜合為時序電路；而在進(jìn)程中只有當(dāng)敏感信號是電平沿觸發(fā)時，此時綜合為組合電路。3.

65、 為什么在Verilog語言中，其綜合只支持次數(shù)確定的循環(huán)，而不支持次數(shù)不確定的循環(huán)？答：這是因?yàn)?，在Verilog語言中，它是為電路設(shè)計而設(shè)計的一門語言，它如高級語言不同，若循環(huán)的次數(shù)不確定，則會帶來不確定的延遲，而這在電路中是不允許存在的，故綜合只支持次數(shù)確定的循環(huán)，即對于一個具體的芯片，其延遲是一個定值。三、改錯（15分）/下述是一個實(shí)現(xiàn)四位數(shù)的BCD碼加法的程序module bcdadd(clk,a,b,c,d,a1,b1,c1,d1,q1,q2,q3,q4,cout);input clk;input 3:0a,b,c,d,a1,b1,c21,d21;output 3:0q1,q2,q

66、3,q4;output cout; /輸出進(jìn)位reg 3:0 q1,q2,q3,q4; always ( clk,or a or b or c or d or a1 or b1 or c1 or d1 )beginq1=a+a1; if(q1>9) cout,q1=q1+6;q2=b+b1+cout; if(q2>9) cout,q2=q2+6;q3=c+c1+cout; if(q3>9) cout,q3=q3+6;q4=d+d1+cout; if(q4>9) cout,q4=q4+6;endmodule四、編程 （15分）編程實(shí)現(xiàn)帶異步清0、異步置1的D觸發(fā)器。 mo

67、dule DFF1(q,qn,d,clk,set,reset);input d,clk,set,reset;output q,qn;reg q,qn;always (posedge clk or negedge set or negedge reset)beginif (!reset) beginq <= 0; /異步清0，低電平有效qn <= 1;endelse if (!set) beginq <= 1; /異步置1，低電平有效qn <= 0;endelse beginq <= d;qn <= d;endendendmodule五、編程 （15分）編程實(shí)

68、現(xiàn)求補(bǔ)碼的程序，輸入是帶符號的8位二進(jìn)制數(shù)。module test12 (clk, din,dout);input clk; input7:0 din;output 7:0dout;reg 7:0dout;reg x;reg 6:0y;always( clk or din)beginx=din7; /符號位賦給xif(x=1) /當(dāng)符號位為1，即負(fù)數(shù)begin y=din6:0; /除符號位之外的7位賦值給ydout6:0=y; /對其取反dout7=x; /符號位不變end elsedout=din; /若符號位不為1，即為0，正數(shù)，補(bǔ)碼為其本身endendmodule六、編程 （14分）編

69、程實(shí)現(xiàn)一個并行加載串行輸出的程序，輸入是一個8位的二進(jìn)制數(shù)。module test12 (clk, en, d_in, s_out);input clk;input en;input9:0 d_in;output s_out;reg s_out;reg3:0 I;always(posedge clk)beginif(en = 1'b1)begin if(I = 4'b0000)begins_out <= d_in9;end if(I = 4'b0001)begins_out <= d_in8;end if(I = 4'b0010)begins_out

70、 <= d_in7;end if(I = 4'b0011)begins_out <= d_in6;end if(I = 4'b0100)begins_out <= d_in5;end if(I = 4'b0101)begins_out <= d_in4;end if(I = 4'b0110)begins_out <= d_in3;end if(I = 4'b0111)begins_out <= d_in2;end if(I = 4'b1000)begins_out <= d_in1;end if(I =

71、4'b1001)begins_out <= d_in0;endI = I+1;if (I>4'b1001)beginI = 4'b0000;endendendendmodule 二一二一一學(xué)年第二學(xué)期（B）卷參考答案及評分標(biāo)準(zhǔn)課程名稱Verilog硬件描述語言 一、 填空題（共10分，每空 2 分）1. 已知x=4b1001,y=40110,則x的4位補(bǔ)碼為4b1111，而y的4位的補(bǔ)碼為4b01102. 在case語句中至少要有一條default語句。3. 兩個進(jìn)程之間是并行語句。而在Always中的語句則是順序語句。二、簡答題（共20分，每小題 5 分）1. 進(jìn)程語句的啟動條件是怎樣？答：進(jìn)程語句的啟動條件是敏感信號發(fā)生變化，則進(jìn)程語句啟動，并且從上到下執(zhí)行一次，然后就處于等待狀態(tài)，當(dāng)敏感信號再發(fā)生變化，再從復(fù)上述過程。2. 為什么在Verilog語言中，其綜合只支持次數(shù)確定的循環(huán)，而不支持次數(shù)不確定的循環(huán)？答：這是因?yàn)?，在Verilog語言中，它是為電路設(shè)計而設(shè)計的一門語言，它如高級語言不同，若循環(huán)的次數(shù)不確定，則會帶來不確定的延遲，而這在電路中是不允許存在的，故綜合只支持次數(shù)確定的循環(huán)，即對于一個具體的芯片，其延遲是一個定值。3. Reg型和wire型信號有什么本質(zhì)的區(qū)別？Reg型信號的初始值