EAD課程設計D觸發(fā)器

1、課程設計摘要本設計是基于 ZeniEDA D 觸發(fā)器的設計。本文分四個部分，其中詳細敘述了 D觸發(fā)器的電路設計和版圖設計兩個部分。第一部分是緒論，主要有集成電路 CAD的發(fā)展現(xiàn)狀、Zeni 軟件的說明以及集成電路設計流程等內容。第二部分是 D 觸發(fā)器的電路設計，首先對 Spice 仿真進行了說明，然后就是 D 觸發(fā)器的總體方案和 D 觸發(fā)器的功能描述，還對 D 觸發(fā)器的各個功能模塊的設計與仿真作了詳細說明。第三部分是 D 觸發(fā)器的版圖設計，首先對版圖設計的邏輯劃分、布線布局理論等進行了簡明的闡述，然后對 D 觸發(fā)器的各個單元模塊的版圖設計進行了說明，并給出了每個功能模塊的版圖以及 D 觸發(fā)器的

2、總版圖，最后給出了 D 觸發(fā)器的 DRC 驗證和LVS 驗證以及導出 GDS-文檔。本設計幾乎涉及了集成電路 CAD 設計的各個流程，并作了詳細的描述與說明。關鍵詞：D 觸發(fā)器；反相器；與非門；傳輸門；版圖課程設計目錄目錄摘要.I1 緒論 .11.1 集成電路 CAD 的發(fā)展現(xiàn)狀 .11.2 Zeni 軟件說明.11.3 集成電路設計流程 .32 電路設計 .52.1 Spice 仿真說明 .52.2 總體方案及功能描述 .62.3 單元模塊電路設計及仿真 .83 版圖設計 .143.1 版圖設計基礎 .143.2 單元模塊版圖設計 .153.3 D 觸發(fā)器版圖設計 .173.4 版圖驗證 .

3、183.5 導出 GDS-文檔 .204 總結與體會 .21參考文獻：.22致致 謝謝 .23課程設計01 緒論1.1 集成電路 CAD 發(fā)展現(xiàn)狀當今社會已經(jīng)進入信息技術時代，集成電路已經(jīng)被廣泛地應用于各個領域?？梢灶A見，在不久的將來，掌握集成電路的設計方法和工具將成為一個工程師必備的技能之一。社會的發(fā)展驅動了 IC 的發(fā)展、IC 的發(fā)展驅動了 EDA 的發(fā)展、EDA 的發(fā)展驅動了 CAD 的發(fā)展。隨著集成電路與計算機的迅速發(fā)展，以 CAD 為基礎的 EDA 技術已滲透到電子系統(tǒng)和專用集成電路設計的各個環(huán)節(jié)。一個能完成較復雜的 VLSI 設計的 EDA 系統(tǒng)一般包括 1020 個 CAD 工具

4、，涉及從高層次數(shù)字電路的自動綜合、數(shù)字系統(tǒng)仿真、模擬電路仿真到各種不同層次的版圖設計和校驗工具，完成了自頂向下的 VLSI 設計的各個環(huán)節(jié)和全部過程。從不同的角度來看，集成電路設計按流程可以分為前端設計和后端設計，按方式分為正向設計和逆向設計，集成電路 CAD 軟件也可以按照這樣的方式來劃分。例如在 FPGA 的電路設計中，Verilog 和 VHDL 被用做系統(tǒng)級電路設計的工具；北京芯愿景公司的 Chiplogic Family 和 Hierux 軟件包在芯片逆向分析軟件中也處于世界領先的水平，并與一些正向分析軟件也有很好的接口方式。針對不同的設計階段，有不同的代表產(chǎn)品。集成電路 CAD 主

5、要包括工藝模擬、器件模擬、電路模擬、時序或邏輯模擬、版圖的設計和驗證等幾個方面，作為能夠進行 IC 全程設計的全線產(chǎn)品，還應當包括系統(tǒng)和功能的電路級的設計和仿真，可以采用硬件描述語言進行描述和綜合。IC CAD 全線產(chǎn)品的代表有基于工作站平臺的Candence 和基于 PC 平臺的 TannerPro 設計軟件包，例如我國華大的熊貓 CAD 軟件包就是一個全線產(chǎn)品。對于大多數(shù)設計人員，一般只要進行電路的系統(tǒng)級綜合和仿真，就可以實現(xiàn) IC 芯片的設計。一些知名的電子 CAD 廠商，如 Mentor、Cadence 等的 EAD 工具都是全線產(chǎn)品，即它們的產(chǎn)品支持從系統(tǒng)級設計開始直到各種物理實現(xiàn)級

6、上的全線自頂向下的設計。系統(tǒng)設計包括系統(tǒng)方案框圖的設計和分析、系統(tǒng)級驗證和測試以及綜合、優(yōu)化等高層次的內容。1.2 Zeni 軟件說明熊貓EDA系統(tǒng)-九天系列工具（Zeni）不僅是華大電子的標志性產(chǎn)品，同時也是中國EDA產(chǎn)業(yè)的驕傲。華大電子從事EDA產(chǎn)品的研究開發(fā)已經(jīng)有15年的歷史，在這些年中，我們和國內外用戶一起，不斷對該產(chǎn)品進行改進以適應最新IC設計的需求。課程設計1新一代的九天EDA系列工具，面向全定制模擬集成電路和數(shù)模混合電路設計，覆蓋了從原理圖輸入、電路模擬、交互式自動布局布線、版圖編輯、版圖驗證、寄生參數(shù)提取和返標、信號完整性分析等IC設計全流程。將前后端各工具的數(shù)據(jù)置于一個統(tǒng)一的

7、設計管理平臺中，為用戶提供一個集成化的設計環(huán)境。九天系列工具兼容業(yè)界標準數(shù)據(jù)格式。部分產(chǎn)品如版圖編輯版圖驗證、寄生參數(shù)提取等工具優(yōu)于國際同類產(chǎn)品，深受國內外IC設計工程師的喜愛。本設計是用九天 EDA 工具 Zeni 軟件完成的。九天 EDA 工具為全定制電路設計提供完整解決方案。它集成了原理圖編輯器（ZeniSE）、版圖編輯器（ZeniPDT）、版圖驗證工具(ZeniVERI，ZeniHVERI)、寄生參數(shù)提取工具(ZeniPE)、信號完整性分析工具(ZeniSI)，并將前后端各工具的數(shù)據(jù)置于統(tǒng)一的設計管理器之中，為用戶提供一個集成化的設計環(huán)境。九天 EDA 工具不僅支持 EDIF 文件的導

8、入，還提供了從 CDL 網(wǎng)表到原理圖數(shù)據(jù)的自動生成工具（Schematic Generation，SGE）。它創(chuàng)建了功能強大的模擬仿真環(huán)境，為電路模擬前的數(shù)據(jù)準備，以及模擬后的數(shù)據(jù)分析、結果返標提供完整服務。還提供了從原理圖到版圖的自動生成工具（Netlist to Layout，N2L），實現(xiàn)了從原理圖網(wǎng)表到版圖的映射。Zeni 軟件設計流程如圖 1.1 所示。課程設計2圖 1.1 Zeni 軟件設計流程1.3 集成電路設計流程從圖 1.2 可以看到，超大規(guī)模集成電路 VLSI 的設計包括四個主要的設計，包括邏輯設計、電路設計、版圖設計和工藝設計（工藝模擬、器件模擬），各子系統(tǒng)采用并行設計來

9、實現(xiàn)。VLSI系統(tǒng)性能指標功能塊，子系統(tǒng)劃分，總體結構設計各級設計至少含模擬及驗證兩部分統(tǒng)一數(shù)據(jù)庫邏輯設計電路設計版圖設計器件模擬工藝模擬人機交互式/自動布局布線綜合驗證VLSI版圖制備圖 1.2 VLSI 的設計流程圖 1.3 是一個 VLSI 的 Top Down 方式的設計流程，包括行為設計、結構設計、邏輯設計、電路設計、版圖設計。行為級描述結構級設計邏輯級設計電路級設計版圖級設計后仿真統(tǒng)一數(shù)據(jù)庫高層綜合邏輯綜合物理綜合課程設計3圖 1.2 VLSI 的 Top Down 設計流程按照設計流程，通常將系統(tǒng)和功能的設計及結構和電路的設計稱為前端設計，版圖設計稱為后端設計。本設計主要是電路設

10、計和版圖設計，電路設計是采用自頂向下的方式，先對整個電路進行總體結構設計，再分別對每個單元模塊進行電路設計以及功能驗證；版圖設計是采用自底向上的方式，先是對每個單元模塊進行版圖設計，然后再綜合成總的版圖設計，最后進行設計規(guī)則檢查（DRC）和電學規(guī)則檢查(LVS)。課程設計42 電路設計2.1 SPICE 仿真說明電路系統(tǒng)的設計人員有時需要對系統(tǒng)中的部分電路作電壓與電流關系的詳細分析，此時需要做晶體管級仿真（電路級），這種仿真算法中所使用的電路模型都是最基本的元件和單管。仿真時按時間關系對每一個節(jié)點的 I/V 關系進行計算。這種仿真方法在所有仿真手段中是最精確的，但也是最耗費時間的。 SPICE

11、（Simulation program with integrated circuit emphasis）是最為普遍的電路級模擬程序，各軟件廠家提供提供了 Vspice、Hspice、Pspice 等不同版本spice 軟件，其仿真核心大同小異，都是采用了由美國加州 Berkeley 大學開發(fā)的spice 模擬算法。 SPICE 可對電路進行非線性直流分析、非線性瞬態(tài)分析和線性交流分析。被分析的電路中的元件可包括電阻、電容、電感、互感、獨立電壓源、獨立電流源、各種線性受控源、傳輸線以及有源半導體器件。SPICE 內建半導體器件模型，用戶只需選定模型級別并給出合適的參數(shù)。采用 SPICE 進行電

12、路設計的基本流程如圖 2.1 所示。設計指標要求確定電路初始方案確定電路元件參數(shù)編寫電路描述文件SPICE電路仿真輸出結果繪圖修改電路結構修改元件參數(shù)性能滿足要求？最終電路設計方案YN圖 2.1 采用 spice 進行電路設計的基本流程課程設計5設計從給定的技術指標出發(fā)，首先根據(jù)掌握的系統(tǒng)和電路知識，確定電路的初始方案，確定電路元件參數(shù)，然后生成 SPICE 電路描述和分析指令文件。2.2 總體方案及功能描述2.2.1 總體方案電路設計采用自頂向下的設計方式，即先做電路總體設計，然后再對每個單元模塊進行設計。電路的總體設計思路如圖 2.2 所示。輸入信號控制電路時鐘電路輸入信號鎖存輸入信號傳輸

13、置0電路輸出信號鎖存輸出信號傳輸輸入信號 Date 時鐘信號 Clk輸出信號Q圖 2.2 電路的總體設計思路D 觸發(fā)器的原理總圖如下圖 2.3 所示：圖 2.3 D 觸發(fā)器的原理總圖Date 為數(shù)據(jù)信號輸入端，Clk 為時鐘信號輸入端，Clb 為該 D 觸發(fā)器的置 0 端，Q、QB 為輸出端。當 Clb 為低電平時，Q 端輸出為 0。只有當 Clb 為高電平時，觸發(fā)器才能接收輸入信號。通過 Clk 時鐘信號控制觸發(fā)器的觸發(fā)時刻，同時控制整個電路中各傳輸門的開通與關閉，進而控制信號的輸送與鎖存。該電路設計可以對輸課程設計6入端信號進行鎖存，也可以對輸出端信號進行鎖存。該觸發(fā)器的觸發(fā)方式為上升沿觸

14、發(fā)。2.2.2 功能描述觸發(fā)器是一種時鐘控制的記憶器件，觸發(fā)器具有一個控制輸入訊號 (Clk)。Clk訊號使觸發(fā)器只在特定時刻才按輸入訊號改變輸出狀態(tài)。若觸發(fā)器只在時鐘 CLK由 L 到 H (H 到 L) 的轉換時刻才接收輸入，則稱這種觸發(fā)器是上升沿 (下降沿) 觸發(fā)的。 觸發(fā)器可用來儲存一位的數(shù)據(jù)。通過將若干個觸發(fā)器連接在一起可儲存多位元的數(shù)據(jù)，它們可用來表示時序器的狀態(tài)、計數(shù)器的值、電腦記憶體中的 ASCII 碼或其他資料。D 觸發(fā)器是最常用的觸發(fā)器之一。對于上升沿觸發(fā) D 觸發(fā)器來說，其輸出 Q 只在 Clk 由 L 到 H 的轉換時刻才會跟隨輸入 D 的狀態(tài)而變化，其他時候 Q 則維

15、持不變。圖 2.4 為 D 觸發(fā)器的符號圖，圖 2.5 顯示了上升沿觸發(fā) D 觸發(fā)器的時序圖。圖 2.4 D 觸發(fā)器的符號圖課程設計7圖 2.5 上升沿 D 觸發(fā)器的時序圖2.3 單元模塊電路設計及仿真2.3.1 反相器電路設計反相器由一個 PMOS 和一個 NMOS 組成，PMOS 和 NMOS 的襯底是分開的，NMOS 的襯底接最低電位地，PMOS 的襯底接最高電位vdd。NMOS 的源極接地，漏極接高電位，PMOS 的源極接 vdd,漏極接低電位。輸入信號 A 對兩管來說，都加在 g和 s 之間，但是由于 NMOS 的 s 接地，PMOS 的 s 接 vdd，所以 A 對兩管來說參考電位

16、是不同的。下面給出了反相器的原理圖、仿真參數(shù)設置、spice 標準網(wǎng)表以及反相器的仿真結果。（1）反相器電路原理圖圖 2.6 反相器原理圖（2） 反相器仿真參數(shù)設置課程設計8圖 2.7 反相器仿真參數(shù)設置（3） 反相器 spice 標準網(wǎng)表仿真時的 spice 網(wǎng)表輸出如下圖 2.8 所示：圖 2.8 反相器的 spice 網(wǎng)表（4） 反相器的仿真結果 反相器仿真結果如下 2.9 所示：圖 2.9 反相器仿真結果 上圖中的 a 為輸入信號，y 為輸出信號，輸入與輸出剛好相反，因此，成功地實現(xiàn)了反相器的功能。2.3.2 與非門電路設計課程設計9 二輸入與非門由兩個 PMOS 管并聯(lián)與兩個串聯(lián)的

17、NMOS 管相連構成，電路圖見圖2.10。對于與非門，當 A(B)為低電平時，M2(M1)導通，M3(M4)截止，形成從 vdd 到輸出端 Y 的通路，阻斷了 Y 到地的通路。這時相當于一個有限的 PMOS 管導通電阻（稱為上拉電阻）和一個無窮的 NMOS 管的截止電阻（盡管有一個 NMOS 管電阻仍是無窮大）的串聯(lián)分壓電路，輸出為高電平（vdd）。如果輸入端 A 和 B 均為高電平，使得兩個 NMOS 管均導通，兩個 PMOS 管均截止，形成了從 Y 到地的通路，阻斷了 Y到電源的通路，呈現(xiàn)一個有限的 NMOS 導通電阻（稱為下拉電阻）和無窮大的 PMOS管截止電阻的分壓結果，輸出為低電平。

18、下面給出了與非門的原理圖、仿真參數(shù)設置、spice 標準網(wǎng)表以及與非門的仿真結果。（1）與非門電路原理圖圖 2.10 與非門電路原理圖（2） 與非門仿真參數(shù)設置圖 2.11 與非門仿真參數(shù)設置課程設計10（3） 與非門 spice 標準網(wǎng)表圖 2.12 與非門 spice 標準網(wǎng)表（4） 與非門的仿真結果圖 2.13 與非門的仿真結果 上圖為二輸入與非門的仿真結果圖，由圖可知，該與非門的設計基本實現(xiàn)了與非門的功能，其中有些許失真是由于各種延遲所造成。2.3.3 傳輸門電路設計與普通的 MOS 電路的應用有所不同的是，在 MOS 傳輸門中，器件的源端和漏端位置隨傳輸?shù)氖歉唠娖交蚴堑碗娖蕉l(fā)生變化

19、，并因此導致 VGS的參考點-源極位置相應變化。判斷源極和漏極位置的基本原則是電流的流向。對 NMOS 管，電流從漏極課程設計11流向源極；對 PMOS 管，電流從源極流向漏極。為防止發(fā)生 PN 結的正偏置，NMOS 的P 型襯底接地，PMOS 的 N 型襯底接 vdd。在圖 2.14 中的 CMOS 傳輸門采用了 P 管和 N 管對，控制信號 Clkb 和 Clk 分別控制 P 管和 N 管，使兩管同時關斷和開通。由于 PMOS 管對輸入信號 S 高電平的傳輸性能好，而 NMOS 管對輸入信號 S 低電平的傳輸性能好，從而使信號 S 可以獲得全副度的傳送而沒有電平損失。下面給出了傳輸門的原理

20、圖、仿真參數(shù)設置、spice 標準網(wǎng)表以及傳輸門的仿真結果。（1）傳輸門電路原理圖圖 2.14 傳輸門電路原理圖（2） 傳輸門的仿真參數(shù)設置圖 2.15 傳輸門的仿真參數(shù)設置課程設計12（3） 傳輸門 spice 標準網(wǎng)表圖 2.16 傳輸門 spice 標準網(wǎng)表（4） 傳輸門的仿真結果圖 2.17 傳輸門的仿真結果 上圖為傳輸門的仿真結果，結果顯示當 Clkb 為低電平，Clk 為高電平時，信號能夠通過傳輸門進行傳輸。課程設計133 版圖設計 集成電路版圖設計（Layout）其實際為電路物理實現(xiàn)的設計，又稱為物理設計。版圖設計的任務是將電路的邏輯描述形式轉化為版圖描述形式，將這種版圖描述用于

21、圖形發(fā)生器即可產(chǎn)生生產(chǎn)芯片所需的掩膜（Mask）板，并通過 Mask 光刻實現(xiàn)版圖到集成電路芯片的物理轉化。由于人工設計版圖的周期長、錯誤多、費用大，現(xiàn)在大多采用自動版圖設計技術，所以物理設計也稱為自動布圖設計。3.1 版圖設計基礎自動布圖設計采用分級處理的方式（布圖或稱邏輯劃分）將電路按功能塊進行逐級分級，直到便于設計；然后將劃分后的電路子塊以某種方式進行排列（布局），最后對排成的電路子塊進行連線（布線）；這樣的過程完成后即可實現(xiàn)版圖設計，圖 3.1 是一個版圖設計的流程框圖。數(shù)據(jù)庫邏輯劃分布局布線設計檢查人機交互圖 3.1 版圖設計流程框圖 3.1.1 邏輯劃分和布圖規(guī)劃 一個 VLSI

22、芯片可能包含百萬個以上的晶體管，由于計算機存儲空間和計算能力的限制，需要將復雜電路分解，通常把整個電路劃分成若干個模塊，縮小了處理問題的規(guī)模。若模塊內的器件數(shù)還是很多，就進一步把模塊劃分成子模塊。 布圖規(guī)劃是為整個芯片和每個模塊都選擇一個優(yōu)化的折中布圖方案。在邏輯劃分以后，根據(jù)模塊包含的器件數(shù)估計其面積，在根據(jù)和其他模塊的連接關系以及上課程設計14一層模塊或芯片形狀設計其相對位置。布圖規(guī)劃在整個布圖設計中占有重要位置，由于其復雜性，通常是人機交互完成的。3.1.2 布局 布局的任務是要確定模塊在芯片上的精確位置，目的是在保證布通率的前提下使芯片面積盡可能地小。布局是個復雜性的課題，通常可分為初

23、始布局和改進布局。在初始布局時用構造方法給出一個布局問題的初始解，然后通過迭代方法優(yōu)化布局的結果。隨著工藝技術的發(fā)展，在布局時也考慮一些優(yōu)化芯片電性能的要求。3.1.3 布線布線的任務是在 100%地完成模塊間互連的前提下進一步優(yōu)化布線結果，包括提高電性能、減少通孔數(shù)等。對于諸如門海模式的布線區(qū)域非預先設置的布圖模式，首先要劃分和定義布線區(qū)域，有時還需要對布線區(qū)域安排順序。由于集成電路布圖的復雜性，布線通常分為兩步完成：總體布線和詳細布線?？傮w布線完成線網(wǎng)的合理分配，以確保盡可能高的布通率，它只是把線網(wǎng)分配在適合的布線區(qū)域內，而不關心走線的具體位置；詳細布線則最終確定連線的具體位置。布線的兩步

24、曲可以在總體分析線網(wǎng)連接要求和布線區(qū)資源后，合理地分配線網(wǎng)，避免局部擁擠，它不但簡化了布線問題本身，而且也提高了布線的成功率。3.2 單元模塊版圖設計3.2.1 反相器版圖（1）新建一個 Cell-layout，命名為 INV。（2）通過 Add-instance，調出 PMOS、NMOS 單元版圖。（3）把單元版圖放到合適的位置，用 metal1、metal2 和 poly 層按照反相器的原理圖，將 PMOS 和 NMOS 連接好。（4）用 metal2 將輸入輸出端口引出。反相器的版圖如圖 3.2 所示。課程設計15圖 3.2 反相器版圖3.2.2 與非門版圖（1）新建一個 Cell-la

25、yout，命名為 NAND2。（2）通過 Add-instance，調出 PMOS、NMOS 單元版圖。（3）把單元版圖放到合適的位置，用 metal1、metal2 和 poly 層按照與非門的原理圖，將 PMOS 和 NMOS 連接好。（4）用 metal2 將輸入輸出端口引出。與非門的版圖如圖 3.3 所示。圖 3.3 與非門版圖課程設計163.2.3 傳輸門版圖（1）新建一個 Cell-layout，命名為 PASS。（2）通過 Add-instance，調出 PMOS、NMOS 單元版圖。（3）把單元版圖放到合適的位置，用 metal1、metal2 和 poly 層按照傳輸門的原理

26、圖，將 PMOS 和 NMOS 連接好。（4）用 metal2 將輸入輸出端口引出。傳輸門的版圖如圖 3.4 所示。圖 3.4 傳輸門版圖3.3 D 觸發(fā)器版圖設計（1）新建一個 Cell-layout，命名為 Dff。（2）通過 Add-instance，分別引用 PASS、INV、NAND2 版圖。（3）將元件放在合理的位置，用 metal1、metal2、poly 按照原理圖將各個元件連接起來。D 觸發(fā)器的總版圖如圖 3.5 所示。課程設計17圖 3.5 D 觸發(fā)器總版圖3.4 版圖驗證 版圖驗證的任務有設計規(guī)則檢查（DRC）及版圖與電路圖對照（LVS）。3.4.1 DRC 檢查 DRC

27、 檢查的任務是檢查發(fā)現(xiàn)設計中的錯誤。由于加工過程中的一些偏差，版圖設計需滿足工藝廠商提供的設計規(guī)則要求，以保證功能正確和一定的成品率。每一種集成電路工藝都有一套貫穿于整個制造過程的技術參數(shù)。這些技術參數(shù)通常是由所用的設備決定的，或者通過實驗測量得到的。它們可能是極值、區(qū)間值或最優(yōu)值。根據(jù)這些參數(shù)，工藝廠家會制定會制訂出一套版圖設計規(guī)則。每一個版圖都應該遵循確定的規(guī)則進行設計。在畫版圖的過程中要不時地進行設計規(guī)則檢查。沒有設計規(guī)則錯誤的版圖是技術上能夠實現(xiàn)芯片功能的前提。運行 DRC，程序就按照相應的規(guī)則檢查文件運行，發(fā)現(xiàn)錯誤時，會在錯誤的地方做出標記（Mark），并且做出解釋。Browse M

28、arker 窗口如圖 3.6、3.7 所示，從圖上可知，Record 一欄為空，所以該版圖設計無錯誤。課程設計18圖 3.6 DRC 檢查圖 3.7 DRC 檢查3.4.2 LVS 檢查 版圖設計不得改變電路設計內容，如元器件參數(shù)和元器件間的連接關系，因此要進行版圖與電路圖的一致性檢查。LVS 程序的一個輸入文件是由電路圖產(chǎn)生的元器件表、網(wǎng)表和端點列表，另一個輸入文件時從版圖提取出來的元器件表、網(wǎng)表和端點列表。通過 LVS，所有元器件的參數(shù)，所有網(wǎng)絡的節(jié)點，元件到節(jié)點及節(jié)點到元器件的關系一一掃描并進行比較。輸出的結果是將所有不匹配的元器件、節(jié)點和端點都列在一個文件之中，并在電路圖和提取的版圖中

29、顯示出來。LVS 檢查的窗口如圖 3.8 所示。課程設計19圖 3.8 LVS 檢查3.5 導出 GDS-文檔如果從版圖提取出來的電路圖經(jīng)過仿真后證明功能仍然正確，并且版圖和電路圖的對照已經(jīng)沒有任何錯誤，那么以芯片形式體現(xiàn)的一個獨立電路的版圖設計就算完成了。如果這樣一個獨立電路通過一個多項目晶圓 MPW 技術服務中心流片，就可以將版圖數(shù)據(jù)轉換成稱為 GDS-格式的碼流數(shù)據(jù)，并將此碼流數(shù)據(jù)通過因特網(wǎng)傳送或復制到磁帶、磁盤和光盤等媒質上，寄送到 MPW 技術服務中心，最終完成提交版圖數(shù)據(jù)的任務。導出 GDS-文件的過程如圖 3.9 與圖 3.10 所示。圖 3.9 導出 GDS-文件課程設計20圖 3.10 導出 GDS-文件課程設計214 總結與體會本文是基于 ZeniEDA D 觸發(fā)器的設計。主要是在 Zeni 軟件上做了 D 觸發(fā)器以及各個功能模塊的電路設計和版圖設計，首先是 D 觸發(fā)器的總體電路設計，通過老師的指導以及自己查閱資料，對 D 觸發(fā)器的總體電路有了一個基本的了解，并作出了總體方案。然后就是利用 PMOS、NMOS 進行 D 觸發(fā)器的各個單元模塊的設計，即反相器、與非門和傳輸門的設計。接下來就是版圖設計，通過調用各個單元模塊完成反相器、與非門和傳輸門的版圖設計，然后在此基礎上完成 D 觸發(fā)器的總體版圖設