8位十進(jìn)制顯示數(shù)字頻率計(jì)(帶周期)設(shè)計(jì)報(bào)告(共16頁)

1、精選優(yōu)質(zhì)文檔-傾情為你奉上EDA期末考試設(shè)計(jì)報(bào)告 設(shè)計(jì)題目：8位十進(jìn)制顯示數(shù)字頻率計(jì)(帶周期測量) 學(xué)校：梧州學(xué)院 系別：電子信息工程系 班別：09電本2班 姓名：陳迪學(xué)號：5 組員：劉蕓云 王緝儉 指導(dǎo)老師：黃玉健1、 設(shè)計(jì)內(nèi)容：8位十進(jìn)制顯示數(shù)字頻率計(jì)(帶周期測量)。二、設(shè)計(jì)目的與要求：1、 設(shè)計(jì)電路實(shí)現(xiàn)測量1Hz方波信號的頻率以及其周期，并以十進(jìn)制的方式顯示。2、 要求其數(shù)值用七段LED數(shù)碼管或液晶屏顯示。3、 在實(shí)驗(yàn)系統(tǒng)上硬件測試，驗(yàn)證此設(shè)計(jì)的功能。4、 畫出實(shí)體圖，設(shè)計(jì)原理圖，要求用Protel設(shè)計(jì)出具體的電路原理圖。三、設(shè)計(jì)原理：8位十進(jìn)制顯示數(shù)字頻率計(jì)（帶周期測量）是由8位十進(jìn)制

2、頻率計(jì)、8位十進(jìn)制周期測量器和帶鎖存功能的64選32數(shù)據(jù)選擇器構(gòu)成。頻率計(jì)基準(zhǔn)信號采用8Hz的方波信號，而周期測量采用基準(zhǔn)信號為50MHz的方波信號。其中，頻率計(jì)和周期測量由相同的32位數(shù)據(jù)鎖存器和8位十進(jìn)制計(jì)數(shù)器及不同的測頻控制電路構(gòu)成。為使電路設(shè)計(jì)更加簡單快捷，且方便閱讀與理解，本電路使采用模塊化的設(shè)計(jì)思想，先由VHDL源程序?qū)Ω鱾€模塊進(jìn)行獨(dú)立編寫、測試，然后封裝，再用原理圖方式進(jìn)行連接、整合與波形和硬件仿真。例如將用CLOCK5、CLOCK2輸入標(biāo)準(zhǔn)頻率，CLOCK0輸入被測頻，用數(shù)碼管顯示頻率和周期。Protel設(shè)計(jì)原理圖：1、 頻率測量的基本原理：根據(jù)頻率的定義，若某一信號在T時(shí)間內(nèi)

3、重復(fù)變化N次，則可知該信號的頻率為：f =N/T 對此可采用數(shù)字邏輯電路中的門電路來實(shí)現(xiàn)，如圖：在與門端加入被測信號，另一端加寬度為T1的控制信號（稱閘門信號），輸出端僅能在T1時(shí)間內(nèi)有波形的出現(xiàn)，然后送入計(jì)數(shù)器計(jì)數(shù)，得N*T2=T1所以f =N/T1。進(jìn)一步分析可知，多周期測量可以減小誤差。因此，電路設(shè)計(jì)時(shí)我們采用基準(zhǔn)信號的8個周期為一個T1。如圖CNT-EN信號 在T1時(shí)間結(jié)束的同時(shí)輸出一個作用于計(jì)數(shù)器鎖存信號load，在下一個T1來臨前輸出一個清零信號RST使得計(jì)數(shù)器復(fù)位，為下一次測量做好準(zhǔn)備。電路的基準(zhǔn)信號為8Hz，由方程可知f=N/(8*(1/8)）=N，從而計(jì)數(shù)器的數(shù)值就是被測信號

4、的頻率。2、 測量周期的基本原理：如圖所示為計(jì)數(shù)器測量信號周期的原理框圖。它是由上圖的 標(biāo)準(zhǔn)信號和輸入信號位置對調(diào)而構(gòu)成的?？梢钥闯?，被測信號經(jīng)過放大后，形成閘門信號，周期為T2。標(biāo)準(zhǔn)頻率的周期為T1，在閘門時(shí)間內(nèi)，標(biāo)準(zhǔn)頻率通過閘門形計(jì)數(shù)脈沖，送至計(jì)數(shù)器計(jì)數(shù)，進(jìn)過譯碼顯示為N。所以T2=N*T1=N/f1。同理，多周期測量也可減小誤差，但是由于被測信號為測頻控制信號，當(dāng)被測信號頻率較低時(shí)，測量需要較長時(shí)間，因此我們的電路只采用被測信號的2倍周期進(jìn)行測量。 為使能測量更高的頻率，我們采用了50MHz的信號為計(jì)數(shù)信號。電路同樣設(shè)置了鎖存和清零的輸出信號，同時(shí)為防止高頻率時(shí)鎖存和清零過快，電路在閘門

5、時(shí)間結(jié)束后設(shè)置了較長的過渡時(shí)間。由方式T=N/(2*50M)=N/，所以數(shù)碼管顯示的最高位位權(quán)為0.1依次類推為0.01一直到小數(shù)點(diǎn)后8位。當(dāng)信號小于1Hz和大于100MHz時(shí)都超出量程。3、8位十進(jìn)制計(jì)數(shù)器的構(gòu)成：用VHDL語言設(shè)計(jì)帶進(jìn)位的1位十進(jìn)制計(jì)數(shù)器，然后封裝如圖，再用8個1位計(jì)數(shù)器和與門連接成8位的十進(jìn)制計(jì)數(shù)器。4、 利用VHDL語言來實(shí)現(xiàn)各個結(jié)構(gòu)模塊：1.帶進(jìn)位的1位10進(jìn)制計(jì)數(shù)器COUNTER .VHD帶進(jìn)位的一位十進(jìn)制計(jì)數(shù)器 LIBRARY IEEE;-帶進(jìn)位的一位十進(jìn)制計(jì)數(shù)器 USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNS

6、IGNED.ALL;-允許用戶對操作符重新定義 ENTITY COUNTER ISPORT(CLK,RST,EN: IN STD_LOGIC;-clk時(shí)鐘頻率，rst清零，en使能端 DOUT:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);-4位輸出到7段數(shù)碼管 COUT:OUT STD_LOGIC-進(jìn)位信號 );END COUNTER;ARCHITECTURE one OF COUNTER ISBEGINPROCESS(CLK,RST,EN)-時(shí)鐘，清零，使能為敏感信號 VARIABLE Q: STD_LOGIC_VECTOR(3 DOWNTO 0);-定義變量Q為4位

7、BEGINIF RST='1' THEN Q:=(OTHERS =>'0');-如果rst為高電平，變量Q清零 ELSIF CLK'EVENT AND CLK='1' THEN-否則，若clk為上升沿，即上升沿觸發(fā) IF EN='1' THEN IF Q<9 THEN Q:=Q+1;-使能端高電平有效，當(dāng)Q小于9時(shí)，自加1 ELSE Q:=(OTHERS=>'0');-否則清零 END IF;END IF;END IF;IF Q ="1001" THEN COUT<

8、;='1' -當(dāng)Q為9時(shí)輸出進(jìn)位信號 1 ELSE COUT <='0'END IF; -否則輸出 0 DOUT<=Q;-把變量信號輸出 END PROCESS;END one; 2.32位鎖存器REG32B.VHDLIBRARY IEEE; -32位鎖存器 USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG32B IS PORT ( LK : IN STD_LOGIC;-鎖存信號 DIN : IN STD_LOGIC_VECTOR(31 DOWNTO 0);-計(jì)數(shù)信號輸入 DOUT : OUT STD_LOGIC_VECT

9、OR(31 DOWNTO 0) );-計(jì)數(shù)信號輸出并鎖存 END REG32B;ARCHITECTURE one OF REG32B ISBEGIN PROCESS(LK, DIN) BEGIN IF LK'EVENT AND LK = '1' THEN DOUT <= DIN;-上沿邊觸發(fā)鎖存 END IF; END PROCESS;END one; 3.基準(zhǔn)頻率為8HZ的測頻控制電路FTCTRL.VHDLIBRARY IEEE; -頻率為8HZ的測頻控制電路，用于頻率計(jì) USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGI

10、C_UNSIGNED.ALL;ENTITY FTCTRL IS PORT (CLKK : IN STD_LOGIC; - 8Hz CNT_EN : OUT STD_LOGIC; - 計(jì)數(shù)器時(shí)鐘使能 RST_CNT : OUT STD_LOGIC; - 計(jì)數(shù)器清零 Load : OUT STD_LOGIC ); - 輸出鎖存信號 END FTCTRL;ARCHITECTURE one OF FTCTRL IS SIGNAL M: STD_LOGIC; SIGNAL C: STD_LOGIC_VECTOR(3 DOWNTO 0 );-計(jì)數(shù)信號 BEGIN K1:PROCESS( CLKK,C )-

11、16分頻 BEGIN IF RISING_EDGE(CLKK)THEN IF(C="1111") THEN C<="0000" ELSE C<=C+1;END IF;-計(jì)數(shù)為15是清零 IF(C="0001") THEN M<=NOT M;ELSIF (C="1001") THEN M<=NOT M;-由1開始跳變，變到9時(shí)跳變 END IF;END IF; END PROCESS;CNT_EN <= M; -輸出16分頻后的波形Load<=NOT M;-輸出鎖存信號 F2:PR

12、OCESS (C,M)- 產(chǎn)生計(jì)數(shù)器清零信號 BEGIN IF (C="1101")AND M='0' THEN RST_CNT<='1'ELSE RST_CNT<='0'END IF;-計(jì)數(shù)為13時(shí)為1，否則為0 END PROCESS;END one; 4. 基準(zhǔn)頻率為50MHZ的測頻控制電路FTCTRL2.VHDLIBRARY IEEE; -頻率為50MHZ的測頻控制電路，USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY FT

13、CTRL2 IS PORT (CLKK2 : IN STD_LOGIC; - 50MHz CNT_EN2 : OUT STD_LOGIC; - 計(jì)數(shù)器時(shí)鐘使能 RST_CNT2 : OUT STD_LOGIC; - 計(jì)數(shù)器清零 Load2 : OUT STD_LOGIC ); - 輸出鎖存信號 END FTCTRL2;ARCHITECTURE one OF FTCTRL2 IS SIGNAL M: STD_LOGIC; SIGNAL C: STD_LOGIC_VECTOR(3 DOWNTO 0 );-計(jì)數(shù)信號 BEGIN K1:PROCESS( CLKK2,C )-分頻 BEGIN IF RI

14、SING_EDGE(CLKK2)THEN IF(C="1111") THEN C<="0000" ELSE C<=C+1;END IF;-清零 IF(C="0001") THEN M<=NOT M;ELSIF (C="0011") THEN M<=NOT M;-由1開始跳變? END IF;END IF; END PROCESS;CNT_EN2 <= M; -輸出分頻后的波形Load2<=NOT M;-鎖存信號 F2:PROCESS (C,M,CLKK2)- 產(chǎn)生計(jì)數(shù)器清零信號

15、BEGIN IF C="1010" AND(M='0')AND CLKK2='0' THEN RST_CNT2<='1'ELSE RST_CNT2<='0'END IF;-計(jì)數(shù)為0時(shí)為1，否則為0 END PROCESS;END one; 5. 帶鎖存的2選1數(shù)據(jù)選擇器MUX2.VHDlibrary ieee;use ieee.std_logic_1164.all;entity mux2 is -64位輸入的2選1數(shù)據(jù)選擇器 port (L1,L2:OUT STD_LOGIC; -L1鎖存指示燈，L

16、2信號選通燈 S,EN:in std_logic;-選擇，鎖存AIN,BIN:IN STD_LOGIC_VECTOR(31 DOWNTO 0);-輸入通道ADOUT3:out STD_LOGIC_VECTOR(31 DOWNTO 0)-數(shù)據(jù)輸出 );end entity mux2;architecture one of mux2 isSIGNAL M:STD_LOGIC_VECTOR(31 DOWNTO 0);-寄存 begin process(AIN,BIN,S,EN)beginIF EN='0' THEN-非0鎖存 if S='1' then M<=A

17、IN;else M<=BIN;-選通 end if;END IF;end process;DOUT3<=M;L1<=EN;L2<=S;end architecture one ;5、 利用原理圖來完成各個模塊的鏈接與功能的實(shí)現(xiàn)：1.8位十進(jìn)制計(jì)數(shù)器功能的實(shí)現(xiàn)：先編譯COUNTER .VHD生成原理圖文件，如下圖： ，再用元件庫中的與門與其鏈接，然后加上輸入輸出端口，從而完成電路。具體鏈接如下：電路完成編譯后，繼續(xù)生產(chǎn)如下原理圖文件，為下一階段工作做好準(zhǔn)備。2.8位頻率計(jì)功能的實(shí)現(xiàn)：先編譯REG32B.VHD和FTCTRL.VHD，分別生成原理圖文件，如下圖： 和 。再與

18、上面的8位十進(jìn)制計(jì)數(shù)器原理圖文件與端口進(jìn)行鏈接，完成計(jì)數(shù)器功能電路。具體鏈接如下：同時(shí)，電路完成編譯后，繼續(xù)生產(chǎn)如下原理圖文件，為下一階段工作做好準(zhǔn)備。3. 周期測量功能的實(shí)現(xiàn)：先編譯FTCTRL2.VHD生成原理圖文件，如下圖：，再用已經(jīng)編譯生成的計(jì)數(shù)器和鎖存器原理圖鏈接，完成周期測量功能電路。具體鏈接如下。電路完成編譯后，也生產(chǎn)如下原理圖文件，為下一階段工作做好準(zhǔn)備。3. 頂層文件用原理圖表示實(shí)現(xiàn)測頻測周功能，設(shè)計(jì)如下：編譯數(shù)據(jù)選擇器MUX2.VHD生成原理圖文件，如圖：然后與已經(jīng)生成的測頻和測周的原理圖文件進(jìn)行連接，生成帶有鎖存和選通功能，可顯示頻率和周期的頻率計(jì)。設(shè)計(jì)如下：6 編譯仿真

19、、下載：1、 波形仿真：設(shè)計(jì)好程序后便保存進(jìn)行編譯，查錯，修改，成功后，進(jìn)行仿真，觀察波形。如下圖：PCLK的基準(zhǔn)頻率為50MHz，但在綜合仿真時(shí)，過高的頻率需要較長的仿真時(shí)間，為了提高軟件的效率，PCLK在仿真時(shí)設(shè)置基準(zhǔn)頻率為32Hz，F(xiàn)CLK設(shè)置為8Hz，測試頻率為16Hz.同時(shí)對鎖存以及選通進(jìn)行測試。在不同的選通狀態(tài)下，由方程可知周期T=N/64和f=N。波形仿真結(jié)果T=4/64=0.0625s，f=16Hz，經(jīng)檢驗(yàn)，波形正確。2、引腳分配：選用實(shí)驗(yàn)?zāi)Ｊ?，鍵1（PIO 0）用于鎖存信號，cloke2的8Hz用于頻率基準(zhǔn)信號，cloke0用于被測頻率的輸入，鍵2（PIO1）用于選通信號，

20、D1用于鎖存指示燈，D2用于選通指示燈，8個數(shù)碼管用于顯示頻率或周期大小。具體引腳分配如下：信號名 引腳名EN PIN_8 DATAOUT30PIN_95FCLKPIN_54DATAOUT31PIN_96FINPIN_126L1ENPIN_20L2SPIN_21PCLKPIN_124SPIN_9DATAOUT0 PIN_30DATAOUT1 PIN_31DATAOUT2 PIN_32DATAOUT3PIN_33DATAOUT4PIN_36DATAOUT5PIN_37DATAOUT6PIN_38DATAOUT7PIN_39DATAOUT8PIN_41DATAOUT9PIN_42DATAOUT10PIN_65DATAOUT11PIN_67DATAOUT12PIN_68DATAOUT13PIN_69DATAOUT14PIN_70DATAOUT15PIN_72DATAOUT16PIN_73DATAOUT17PIN_78DATAOUT1