十六進(jìn)制7段數(shù)碼顯示譯碼器設(shè)計(共3頁)_第1頁
十六進(jìn)制7段數(shù)碼顯示譯碼器設(shè)計(共3頁)_第2頁
十六進(jìn)制7段數(shù)碼顯示譯碼器設(shè)計(共3頁)_第3頁
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文檔簡介

1、精選優(yōu)質(zhì)文檔-傾情為你奉上實驗?zāi)康模簩W(xué)習(xí)7段數(shù)碼顯示譯碼器的Verilog硬件設(shè)計。實驗原理：7段數(shù)碼是純組合電路。通常的小規(guī)模專用IC,如74或4000系列的器件只能做十進(jìn)制BCD碼譯碼，然而數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運算都是二進(jìn)制的，所以輸出表達(dá)都是十六進(jìn)制的。為了滿足十六進(jìn)制數(shù)的譯碼顯示，最方便的方法就是利用Verilog譯碼程序在FPGA/CPLD中來實現(xiàn)。首先要設(shè)計一段程序。該程序可按照例3-2的case語句表述方法，再根據(jù)表4-2的真值表寫出程序。設(shè)輸入的4位碼為A3:0,輸出控制7段共陰數(shù)碼管的7位數(shù)據(jù)為LED7S6:0。輸出信號LED7S的7位分別接圖4-47的共陰數(shù)碼管的7個段，

2、高位在左，低位在右。例如當(dāng)LED7S輸出為“”時，數(shù)碼管的7個段g , f , e , d , c , b , a 分別接在1，1，0，1，1，0，1；接有高電平的段發(fā)亮，于是數(shù)碼管顯示“5”。這里沒有考慮小數(shù)點的發(fā)光管，如果要考慮，需要增加段h，然后將LED7S改為8位輸出。實驗過程：1：新建Verilog工程 2：編程 3：保存(與模塊名一致) 4：新建波形圖 5:保存 6：導(dǎo)入波形 7：設(shè)置輸入波形 8：設(shè)置fuction仿真 9：生成網(wǎng)表 10：仿真程序代碼：module LED(A,LED7S); input 3:0A; output 6:0LED7S; reg 6:0LED7S;

3、always (A) begin: LED case(A) 4'b0000: LED7S<=7'b; 4'b0001: LED7S<=7'b; 4'b0010: LED7S<=7'b; 4'b0011: LED7S<=7'b; 4'b0100: LED7S<=7'b; 4'b0101: LED7S<=7'b; 4'b0110: LED7S<=7'b; 4'b0111: LED7S<=7'b; 4'b1000: LED7S<=7'b; 4'b1001: LED7S<=7'b; 4'b1010: LED7S<=7'b; 4'b1011: LED7S<=7'b; 4'b1100: LED7S<=7'b; 4'b1101: LED7S<=7'b; 4'b1110: LED7S<=7'b; 4'b1111: LED7S<=7'b; default

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