VHDL語言分頻器的設(shè)計ppt課件

1、1專題二. 經(jīng)典模塊設(shè)計分頻器設(shè)計2專題內(nèi)容：n1. 分頻器的原理n2. 二進制分頻器的設(shè)計n3. 偶數(shù)分頻器的設(shè)計n4. 奇數(shù)分頻器的設(shè)計n5. 占空比可調(diào)的分頻器的設(shè)計n6. 小數(shù)分頻器的設(shè)計31. 分頻器的原理n分頻器就是對較高頻率的信號進行分頻，得到較低頻率的信號。n常見的分頻器有二進制分頻器、偶數(shù)分頻器、奇數(shù)分頻器、占空比可調(diào)的分頻器和小數(shù)分頻器。n分頻系數(shù)（倍率） rate=fin / fout42. 二進制分頻器的設(shè)計n二進制分頻就是對輸入時鐘進行2的整數(shù)次冪分頻。n設(shè)計原理：（rate=2N，N是整數(shù)）定義一個N位的計數(shù)器，對輸入的時鐘脈沖進行計數(shù)，計數(shù)結(jié)果的第N-1位就是對輸

2、入時鐘的2的N次冪分頻。將相應(yīng)的位數(shù)取出即可得到分頻時鐘。5二進制分頻器的VHDL源程序nLibrary ieee;nUse ieee.std_logic_1164.all;nUse ieee.std_logic_unsigned.all;nUse ieee.std_logic_arith.all;nEntity fdiv isn generic(N: integer:=3); -rate=2N，N為正整數(shù)n port(n clkin: IN std_logic;n clkout: OUT std_logicn );nEnd fdiv;6nArchitecture a of fdiv isn

3、signal cnt: std_logic_vector(N-1 downto 0);nBeginn process(clkin)n beginn if(clkinevent and clkin=1) thenn cnt = cnt+1;n end if;n end process;n clkout = cnt(N-1);nEnd a;7仿真結(jié)果n從波形圖可以看到，clkout是clkin的8分頻，也就是2的3次冪分頻。n如果要產(chǎn)生其他次冪分頻，直接修改generic類屬變量參數(shù)即可。83. 偶數(shù)分頻器的設(shè)計nrate=even（偶數(shù)），占空比50%n設(shè)計原理：定義一個計數(shù)器對輸入時鐘進行計數(shù)

4、，在計數(shù)的前一半時間里，輸出高電平，在計數(shù)的后一半時間里，輸出低電平，這樣輸出的信號就是占空比為50%的偶數(shù)分頻信號。例如，6分頻，計數(shù)值為02輸出高電平，計數(shù)值為35輸出低電平。9偶數(shù)分頻器的VHDL源程序(1)nLibrary ieee;nUse ieee.std_logic_1164.all;nUse ieee.std_logic_unsigned.all;nUse ieee.std_logic_arith.all;nEntity fdiv isn generic(N: integer:=6); -rate=N，N是偶數(shù)n port(n clkin: IN std_logic;n clk

5、out: OUT std_logicn );nEnd fdiv;10nArchitecture a of fdiv isn signal cnt: integer range 0 to n-1;nBeginn process(clkin) -計數(shù)n beginn if(clkinevent and clkin=1) thenn if(cntn-1) thenn cnt = cnt+1;n elsen cnt = 0;n end if;n end if;n end process;n n process(cnt) -根據(jù)計數(shù)值，控制輸出時鐘脈沖的高、低電平n beginn if(cntn/2)

6、thenn clkout = 1;n elsen clkout = 0;n end if;n end process;nEnd a;11偶數(shù)分頻器的VHDL源程序(2)nLibrary ieee;nUse ieee.std_logic_1164.all;nUse ieee.std_logic_unsigned.all;nUse ieee.std_logic_arith.all;nEntity fdiv isn generic(N: integer:=6); -rate=N，N是偶數(shù)n port(n clkin: IN std_logic;n clkout: OUT std_logicn );n

7、End fdiv;12nArchitecture a of fdiv isn signal cnt: integer range 0 to n/2-1;n signal temp: std_logic;nBeginn process(clkin)n beginn if(clkinevent and clkin=1) thenn if(cnt=n/2-1) thenn cnt = 0;n temp = NOT temp;n elsen cnt = cnt+1;n end if;n end if;n end process;n clkout = temp;nEnd a;13仿真結(jié)果n從波形圖可以看

8、到，clkout是clkin的6分頻。n如果要產(chǎn)生其他分頻，直接修改generic類屬變量參數(shù)即可。144. 奇數(shù)分頻器的設(shè)計nrate=odd（奇數(shù)），占空比50%n設(shè)計原理：定義兩個計數(shù)器，分別對輸入時鐘的上升沿和下降沿進行計數(shù)，然后把這兩個計數(shù)值輸入一個組合邏輯，用其控制輸出時鐘的電平。這是因為計數(shù)值為奇數(shù)，占空比為50%，前半個和后半個周期所包含的不是整數(shù)個clkin的周期。例如，5分頻，前半個周期包含2.5個clkin周期，后半個周期包含2.5個clkin周期。15奇數(shù)分頻器的VHDL源程序nLibrary ieee;nUse ieee.std_logic_1164.all;nUse

9、 ieee.std_logic_unsigned.all;nUse ieee.std_logic_arith.all;nEntity fdiv isn generic(N: integer:=5); -rate=N，N是奇數(shù)n port(n clkin: IN std_logic;n clkout: OUT std_logicn );nEnd fdiv;16narchitecture a of fdiv isn signal cnt1, cnt2: integer range 0 to N-1;nbeginn process(clkin)n beginn if(clkinevent and c

10、lkin=1) then -上升沿計數(shù)n if(cnt1N-1) thenn cnt1 = cnt1+1;n elsen cnt1 = 0;n end if;n end if;n end process;17n process(clkin)n beginn if(clkinevent and clkin=0) then -下降沿計數(shù)n if(cnt2N-1) thenn cnt2 = cnt2+1;n elsen cnt2 = 0;n end if;n end if;n end process;n n clkout = 1 when cnt1(N-1)/2 or cnt2(N-1)/2 els

11、en 0;nend a;18仿真結(jié)果n從波形圖可以看到，clkout是clkin的5分頻。n如果要產(chǎn)生其他分頻，直接修改generic類屬變量參數(shù)即可。195. 占空比可調(diào)的分頻器的設(shè)計n占空比為m:nn設(shè)計原理：n定義一個計數(shù)器，對輸入時鐘脈沖進行計數(shù)。根據(jù)計數(shù)值來判斷輸出高電平還是低電平。例如，占空比為3:10的偶數(shù)分頻器，當計數(shù)值為02時，輸出高電平；當計數(shù)值為39時，輸出低電平。20占空比可調(diào)的分頻器VHDL源程序nLibrary ieee;nUse ieee.std_logic_1164.all;nUse ieee.std_logic_unsigned.all;nUse ieee.s

12、td_logic_arith.all;nEntity fdiv isn generic(n n: integer:=10; n m: integer:=3 -占空比m:n，rate=nn );n port(n clkin: IN std_logic;n clkout: OUT std_logicn );nEnd fdiv;21narchitecture a of fdiv isn signal cnt: integer range 0 to n-1;nbeginn process(clkin)n beginn if(clkinevent and clkin=1) thenn if(cntn-1

13、) thenn cnt = cnt+1;n elsen cnt = 0;n end if;n end if;n end process;n n clkout = 1 when cntm elsen 0;nend a;22仿真結(jié)果n從波形圖可以看到，clkout是clkin的10分頻，且占空比為3:10。n如果要產(chǎn)生其他分頻，直接修改generic類屬變量參數(shù)即可。236. 小數(shù)分頻器的設(shè)計n時鐘源與用戶所需的頻率不成整數(shù)倍關(guān)系，此時可采用小數(shù)分頻器進行分頻。 比如，分頻系數(shù)為2.5、3.5等半整數(shù)分頻器。n設(shè)計原理：先設(shè)計兩個不同分頻比的整數(shù)分頻器，然后通過控制單位時間內(nèi)兩種分頻比出現(xiàn)的不同次

14、數(shù)來獲得所需要的小數(shù)分頻值。 例如，10.1分頻，可以設(shè)計出9次10分頻，1次11分頻，這樣總的分頻值為： F = (910+111) / (9+1) = 10.1這種實現(xiàn)方法，由于分頻器的分頻值不斷改變，因此分頻后得到的信號抖動較大，實際應(yīng)用中不常用。而當分頻系數(shù)為N-0.5時，可控制扣除脈沖的時間，而不是一次N分頻，一次N-1分頻，這樣可以得到一個穩(wěn)定的脈沖頻率。24半整數(shù)分頻器（N-0.5）的設(shè)計框圖n分頻系數(shù)為N-0.5的半整數(shù)分頻器電路可由一個異或門、一個模N計數(shù)器和一個二分頻組成。異或門模N計數(shù)器f0/(N0.5)二分頻器f0/(2N1)f025半整數(shù)分頻器VHDL源程序nlibr

15、ary ieee;nuse ieee.std_logic_1164.all;nuse ieee.std_logic_unsigned.all;nuse ieee.std_logic_arith.all;nENTITY fdiv ISn generic(N: integer:=5); -分頻系數(shù)N-0.5n PORT(n clkin: IN STD_LOGIC; -時鐘源n clkout: BUFFER STD_LOGIC -輸出時鐘n );nEND fdiv; 26nARCHITECTURE a OF fdiv ISn SIGNAL clk, div2: STD_LOGIC;n SIGNAL count: integer range 0 to N-1;nBEGINn clk = clkin XOR div2;-clkin與div2異或后作為模N計數(shù)器的時鐘n PROCESS(clk)n BEGINn IF(clkevent AND clk=1) THENn IF(count=0) THENn count = N-1;-置整數(shù)分頻值Nn clkout = 1;n ELSEn count =