學(xué)生實驗報告書FPGA實驗報告改進

1、.學(xué)生學(xué)號 0121109320307實驗課成績學(xué) 生 實 驗 報 告 書實驗課程名稱FPGA原理及應(yīng)用開 課 學(xué) 院信息學(xué)院指導(dǎo)教師姓名陳適學(xué) 生 姓 名覃朝光學(xué)生專業(yè)班級通信1103班2013-2014學(xué)年第二學(xué)期實驗教學(xué)管理基本規(guī)范實驗是培養(yǎng)學(xué)生動手能力、分析解決問題能力的重要環(huán)節(jié)；實驗報告是反映實驗教學(xué)水平與質(zhì)量的重要依據(jù)。為加強實驗過程管理，改革實驗成績考核方法，改善實驗教學(xué)效果，提高學(xué)生質(zhì)量，特制定實驗教學(xué)管理基本規(guī)范。1、 本規(guī)范適用于理工科類專業(yè)實驗課程，文、經(jīng)、管、計算機類實驗課程可根據(jù)具體情況參照執(zhí)行或暫不執(zhí)行。2、 每門實驗課程一般會包括許多實驗項目，除非常簡單的驗證演示

2、性實驗項目可以不寫實驗報告外，其他實驗項目均應(yīng)按本格式完成實驗報告。3、 實驗報告應(yīng)由實驗預(yù)習(xí)、實驗過程、結(jié)果分析三大部分組成。每部分均在實驗成績中占一定比例。各部分成績的觀測點、考核目標(biāo)、所占比例可參考附表執(zhí)行。各專業(yè)也可以根據(jù)具體情況，調(diào)整考核內(nèi)容和評分標(biāo)準(zhǔn)。4、 學(xué)生必須在完成實驗預(yù)習(xí)內(nèi)容的前提下進行實驗。教師要在實驗過程中抽查學(xué)生預(yù)習(xí)情況，在學(xué)生離開實驗室前，檢查學(xué)生實驗操作和記錄情況，并在實驗報告第二部分教師簽字欄簽名，以確保實驗記錄的真實性。5、 教師應(yīng)及時評閱學(xué)生的實驗報告并給出各實驗項目成績，完整保存實驗報告。在完成所有實驗項目后，教師應(yīng)按學(xué)生姓名將批改好的各實驗項目實驗報告裝

3、訂成冊，構(gòu)成該實驗課程總報告，按班級交課程承擔(dān)單位（實驗中心或?qū)嶒炇遥┍９艽鏅n。6、 實驗課程成績按其類型采取百分制或優(yōu)、良、中、及格和不及格五級評定。附表：實驗考核參考內(nèi)容及標(biāo)準(zhǔn)觀測點考核目標(biāo)成績組成實驗預(yù)習(xí)1 預(yù)習(xí)報告2 提問3 對于設(shè)計型實驗，著重考查設(shè)計方案的科學(xué)性、可行性和創(chuàng)新性對實驗?zāi)康暮突驹淼恼J(rèn)識程度，對實驗方案的設(shè)計能力20%實驗過程1 是否按時參加實驗2 對實驗過程的熟悉程度3 對基本操作的規(guī)范程度4 對突發(fā)事件的應(yīng)急處理能力5 實驗原始記錄的完整程度6 同學(xué)之間的團結(jié)協(xié)作精神著重考查學(xué)生的實驗態(tài)度、基本操作技能；嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度、團結(jié)協(xié)作精神30%結(jié)果分析1 所分析結(jié)果是

4、否用原始記錄數(shù)據(jù)2 計算結(jié)果是否正確3 實驗結(jié)果分析是否合理4 對于綜合實驗，各項內(nèi)容之間是否有分析、比較與判斷等考查學(xué)生對實驗數(shù)據(jù)處理和現(xiàn)象分析的能力；對專業(yè)知識的綜合應(yīng)用能力；事實求實的精神50%實驗課程名稱：_FPGA原理及應(yīng)用_ 實驗項目名稱ISE9.1使用流程實驗實驗成績實 驗 者覃朝光專業(yè)班級通信1103班組 別 2同 組 者實驗日期2014年6月12日一、實驗?zāi)康模?）熟悉ISE9.1的開發(fā)環(huán)境，掌握工程的生成方法。（2）熟悉SEED-XDTK XUPV2Pro實驗與仿真設(shè)計的環(huán)境。二、 實驗儀器 pc機一臺三、實驗內(nèi)容（1）創(chuàng)建工程。（2）添加HDL資源文件。（3）配置一個應(yīng)用

5、程序完成設(shè)計。（4）設(shè)計的仿真及實現(xiàn)。四、實驗步驟1 創(chuàng)建工程1）雙擊桌面Xilinx ISE9.1的快捷方式，打開ISE工程管理器（Project Navigator）。2）打開Project Navigator后，選擇“File”“NewProject”，彈出新建工程對話框 3）在工程路徑中單擊“”按鈕，將工程指定到如下目錄后單擊“確定”按鈕：4）在工程名稱中輸入Flow_lab，單擊“Next”按鈕，彈出器件特性對話框。器件族類型（Device Family）選擇“Virtex2P”，器件型號（Device）選擇“XC2VP30 ff896 -7”，綜合工具（Synthesis Tool

6、）選擇“XST (VHDL/Verilog)”，仿真器（Simulator）選擇“ISE Simulator”，如圖1所示。5）單擊“Next”按鈕，彈出“Create New Source”對話框，可以使用這個對話框來創(chuàng)建新的HDL資源文件，或者也可以創(chuàng)建工程后，新建HDL資源文件。單擊“Next”按鈕，彈出添加存在資源對話框。6）單擊“Next”按鈕，彈出工程信息后單擊“Finish”按鈕，單擊“OK”按鈕，資源文件添加完成。圖1 特性對話框2 添加HDL資源文件1）單擊“Add Source”按鈕，指向E:01.ISE9.1KCPSM3VHDL（Verilog）目錄，選擇kcpsm3_i

7、nt_test和kcpsm3文件，單擊“Open”按鈕，2）單擊“Next”按鈕，彈出工程信息后單擊“Finish”按鈕，3）單擊“OK”按鈕，資源文件添加完成3 配置一個應(yīng)用程序完成設(shè)計1） 打開E:01. ISE9.1KCPSM3目錄下的Assembler文件夾。注意，KCPSM3.exe匯編編譯系統(tǒng)執(zhí)行文件和ROM_form模板文件與兩個PSM例子文件必須在這個目錄下。緊記匯編編譯器生成的用于程序內(nèi)存的VHDL/Verilog文件會在這個目錄下2）用文件編輯器打開int_test.psm文件，瀏覽一下代碼，此檔就是設(shè)計者編寫和輸入的源文件。3）在開始菜單中的所有程序的附件上單擊“命令提示

8、符”，使用cd命令指向匯編編譯器的目錄下，輸入“kcpsm3int_test.psm”命令，如圖2所示。圖2 操作DOS命令示意圖4）執(zhí)行完命令后，會看到在Assembler下生成了一些文件，其中包括VHDL (int_test.vhd)和Verilog (int_test.v) 。5）在ISE Project Navigator，單擊“Project”“Add Copy ofSource”，指向E:01.ISE9.1KCPSM3Assembler目錄下的int_test.vhd或者int_test.v文件。 單擊“打開”按鈕。 單擊“OK”按鈕后，將int_test.vhd或者int_tes

9、t.v文件添加到工程里，則解決了出現(xiàn)紅色問號的問題。4 設(shè)計的仿真1）在ISE Project Navigator中單擊“Project”“AddCopy of Source”，指向E:01. ISE9.1KCPSM3vhdl (或者Verilog)目錄，選擇test_bench.vhd (或者testbench.v)文件，單擊“打開”按鈕。2）選擇“Simulation Only”，單擊“OK”按鈕，則將測試范本（Testbench）test_bench.vhd/.v文件添加到工程里。3）單擊Sourcese窗口中的“testbench”，則在Processes窗口中顯示“Xilinx IS

10、E Simulator” 工具欄，擴展開后，右鍵單擊“Simulator Behavioral Model”，選擇“Properties”，對“Simulation Run Time”輸入10 000ns，單擊“OK”按鈕，如4）雙擊Processes窗口中的“Simulate BehavioralModel”對設(shè)計進行仿真，將在右方窗口彈出仿真結(jié)果的波形，如圖3所示。圖3 仿真機結(jié)果示意圖5 設(shè)計的實現(xiàn)1） 在工程的Sources窗口“Sources for”選擇“Synthesis/Implementation”，并單擊工程的頂層文件kcpsm3_int_test.vhd/v。2） 在工程

11、的資源操作窗（Processes），雙擊“Implement Design”。3）當(dāng)實現(xiàn)設(shè)計（Implement Design）運行的過程中，展開實現(xiàn)（Implement Design）的步驟，會看到實現(xiàn)過程中，首先是進行綜合（Synthesis），然后才依次完成實現(xiàn)的步驟。當(dāng)完成相關(guān)操作后，在每個操作步驟前會顯示一個小圖標(biāo)，表示該步驟的完成情況。對于本設(shè)計，在一些操作步驟前顯示的是嘆號，這些警告是可以忽略的。對號（）表示該操作步驟成功完成；嘆號（?。┍硎驹摬僮鞑襟E雖完成但有警告信息；叉號（×）表示該操作步驟因錯誤而未完成。4） 當(dāng)完成這些操作步驟后，生成相應(yīng)的操作報告供查看。實現(xiàn)操

12、作完成后，再看design utilization的Design Summary窗口。五思考題1 查閱資料，了解ISE的特點和功能。答：1.優(yōu)良的集成環(huán)境Xilinx ISE 是一個集成環(huán)境,可以完成整個 FPGA/CPLD 開發(fā)過程。2.簡潔流暢的界面風(fēng)格Xilinx ISE 界面風(fēng)格簡潔流暢,易學(xué)易用。3.豐富的在線幫助信息Xilinx ISE 有豐富的在線幫助信息,結(jié)合 Xilinx 的技術(shù)支持網(wǎng)站,一般設(shè)計過程中可能遇到的問題都能得到很好的解決。4.強大的設(shè)計輔助功能ISE 秉承了 Xilinx 設(shè)計軟件的強大輔助功能。 教師簽字_實驗課程名稱：_FPGA原理及應(yīng)用_ 實驗項目名稱 A

13、rchitecture Wizard與PACE實驗實驗成績實 驗 者覃朝光專業(yè)班級通信1103班組 別 2同 組 者實驗日期2014年6月13日1、 實驗?zāi)康模?）熟悉并使用Architecture Wizard。（2）掌握如何例化DCM模塊單元。（3）熟悉并使用PACE。二、實驗儀器 Pc機一臺3、 實驗內(nèi)容（1）使用Architecture Wizard生成DCM模塊單元。（2）將例化DCM模塊單元添加到工程。（3）使用PACE進行引腳位置鎖定。四、實驗步驟1 使用Architecture Wizard生成DCM模塊單元1）選擇“Start”“Programs”“Xilinx ISE9.1

14、i”“Project Navigator”，進入ISE的Project Navigator環(huán)境。2）選擇“File”“Open Project”，并指向如下目錄，選擇“arwz_pace.ise”打開工程。 Verilog使用者:E:01.ISE9.1xupv2prolabsveriloglab2arwz_pace VHDL使用者:E:01.ISE9.1xupv2prolabsvhdllab2arwz_pace3） 雙擊Processes窗口中“Creat New Source”，彈出新資源向?qū)Т翱冢x擇“IP(CoreGen & ArchitectureWizard)”，輸入my_d

15、cm。4）單擊“Next”按鈕，彈出Select IP窗口，展開FPGAFeatures and Design和Clocking目錄，選擇“SingleDCM v9.1”。5）單擊“Next”按鈕，顯示新建資源信息。單擊“Finish”按鈕，則彈出Xilinx Clocking WizardGeneral Setup窗口，選中CLK0, CLKFX和LOCKED，不選中RST，輸入時鐘頻率為100MHz。6） 單擊“Next”按鈕，彈出Xilinx Clocking WizardClockBuffers窗口，保持默認(rèn)選項。7） 單擊“Next”按鈕，彈出Xilinx Clocking Wiza

16、rdClocking Frequency Synthesizer窗口，輸入50MHz輸出頻率。8）單擊“Next”按鈕，顯示新建資源信息。單擊“Finish”按鈕，則在工程的Sources窗口看到my_dcm.xaw作為資源添加到工程中，但沒有作為一個模塊加入頂層設(shè)計文件中，則需要下一步的例化過程。2 DCM組件的例化1） 選中my_dcm.xaw文件，則在工程的Processes窗口雙擊“View HDL Source”，在HDL編輯器中可以看到由Architecture Wizard生成的DCM的VHDL源代碼。此代碼中包含了一個IBUFG、一個DCM 和兩個BUFG例化的組件。輸入時鐘C

17、LKIN_IN驅(qū)動IBUFG，輸出的時鐘與DCM相接，CLKFX_BUF和CLK0_BUF輸出時鐘驅(qū)動BUFG組件，所有的DCM屬性使用VHDL generic語句傳遞。2）在工程的Sources窗口，雙擊“uart_clock.vhd”在HDL編輯器中打開源代碼。3）在工程的Sources窗口，選擇my_dcm.xaw，在Processes窗口雙擊“View HDL InstantiationTemplate”在HDL編輯器中打開例化組件的模板。在HDL例化范本my_dcm.vhi中，復(fù)制組件聲明（從COMPONENT my_dcm到ENDCOMPONENT）并粘貼到uart_clock.v

18、hd代碼中的“- Insert DCM component declaration here”注釋的下方。4）在uart_clock.vhd代碼中的“- Insert DCM componentinstantiation here”注釋下方，添加下列對端口的名稱映像代碼，完成對組件的例化。Inst_my_dcm: my_dcm PORT MAP(CLKIN_IN => clk,CLKFX_OUT => clk50MHz,CLKIN_IBUFG_OUT => open,CLK0_OUT => open,LOCKED_OUT => lock);5） 在“-Signal

19、s for DCM, as follows:”注釋的下方添加DCM的50MHz的信號聲明：signal clk50MHz: std_logic;6） 在實體說明里添加lock輸出管腳如下：entity uart_clock isPort (tx : out std_logic;rx : in std_logic;alarm : out std_logic;clk : in std_logic;lock : out std_logic);end uart_clock;7） 保存后，my_dcm.xaw作為一個模塊加入頂層設(shè)計文件中。3 使用PACE進行管腳分配1） 在工程的Sources窗口，選

20、擇頂層設(shè)計文件uart_clock.vhd/.v，則在Processes 窗口，擴展User Constraints并雙擊“Assign Package Pins”打開PACE，在此過程中彈出詢問是否添加UCF文件到工程中對話框，單擊“yes”按鈕。用VHDL做實驗時，如果PACE沒有自動跳出，可把lab2復(fù)制到根目錄下再打開工程。注意：在PACE能啟動之前必須先進行綜合。2） 在PACE中瀏覽Design Object List-I/O Pins窗口，可看到所列的信號名稱和信號方向是Output還是Input。在Loc欄里每個信號對應(yīng)于FPGA的管腳，F(xiàn)PGA的管腳分配需查看光盤數(shù)據(jù)./02

21、.Schmatic目錄下的原理圖。3） 保存后出現(xiàn)“Bus Delimiter”對話框。選擇“XST Default”，單擊“OK”按鈕。將Device Architecture窗口放大直到可以看清每個管腳。4）保存后出現(xiàn)“Bus Delimiter”對話框，如圖1所示，選擇“XSTDefault”，單擊“OK”按鈕。單擊菜單欄中的“File”“Exit”，退出PACE；圖1 Bus Delimiter對話框5）單擊工程中Sources窗口中的uart_clock.ucf文件，然后雙擊Prosesses窗口中User Constraints目錄下的“EditConstraints(Text)”

22、，就可以看到由PACE生成的uart_clock.ucf管腳約束文件 。4檢查 Pad 報告并打開超級終端1）單擊工程中的 Sources 窗口的uart_clock.vhd/v文件，然后打開Processes窗口中的Implement Design目錄下的Place & Route目錄，雙擊“Pad Report”。當(dāng)Place & Route完成后，“Pad Report”在HDL編輯器中打開，可以看“Pad Report”來確定I/O信號管腳約束是否與分配的管腳相匹配。2）從開始菜單的“File”所有程序附件通訊中單擊超級終端，輸入名字并單擊“OK”按鈕，選擇COM1作為

23、端口連接，單擊“確定”按鈕后按照圖2進行設(shè)定，最后單擊“確定”完成設(shè)定。圖23）單擊超級終端菜單中屬性中的設(shè)置，單擊“ASCII碼設(shè)置”，選中“將換行符附加到傳入行末尾”并單擊“確定”按鈕。再次單擊“確定”按鈕退出屬性對話框。 5程序的下載并操作UART實時時鐘1）給板卡上電，打開SW11開關(guān)。2） 單擊工程的頂層文件uart_clock.vhd/v文件，然后雙擊Processes窗口中“Generate Programming File”來生成此工程的Bitstream文件并下載到芯片中去。3） 當(dāng)這個過程完成后，打開Generate Programming File目錄，雙擊“Config

24、ure Device (iMPACT)”，彈出“iMPACT”對話框后選擇“Configure Devices usingBoundary-Scan (JTAG)”，然后單擊“Finish”按鈕。4） 等到彈出“Assign New Configuration File”對話框后，前兩個器件都選擇“bypass”按鈕，對于最后一個器件單擊uart_clock.bit文件選擇“Open”按鈕，然后再單擊“OK”按鈕后彈出一個警告信息，單擊“OK”按鈕所示。 5） 在iMPACT窗口右鍵單擊“xc2vp30”，選擇“Program”后彈出Programming Properties窗口，單擊“OK

25、”按鈕，如果下載成功則出現(xiàn)“Program Succeeded”，6）在超級終端窗口則會看到KCPSM3>提示符注意：這里超級終端是否顯示成功不僅與下載是否成功有關(guān)，而且還與電腦的連接有關(guān)。如果COM1不行的話，可以試一下COM2。7）在KCPSM3>提示符后輸入“time”命令，則會以hh:mm:ss格式顯示當(dāng)前時鐘。8） 在命令提示符后輸入“alarm”命令，則以hh:mm:ss形式顯示當(dāng)前警告時間，此時alarm是關(guān)閉的。9） 輸入“alarm on”命令，則警告變成有效，然后輸入“alarm 00:00:30”設(shè)定警告時間為30 s，輸入“time00:00:00”設(shè)定時間

26、后，會看到板卡上的LED1燈會在30 s警告后熄滅。當(dāng)你輸入“alarm off”命令后則關(guān)閉警告，LED1燈則再次亮起。 教師簽字_實驗課程名稱：_FPGA原理及應(yīng)用_ 實驗項目名稱全局時序約束實驗實驗成績實 驗 者覃朝光專業(yè)班級通信1103班組 別 2同 組 者實驗日期2014年6月14日一、實驗?zāi)康?）學(xué)習(xí)使用約束編輯器（Constraints Editor）設(shè)置全局時序約束。2） 通過分析映像后的靜態(tài)時序報實現(xiàn)。3）通過分析布局布線后靜態(tài)時序報告來確認(rèn)實際的設(shè)計效果。二、實驗儀器 Pc機一臺3、 實驗內(nèi)容 通過設(shè)置全局時序約束來提高系統(tǒng)時鐘頻率，用映像后的靜態(tài)時序報 和布線布局后的靜態(tài)

27、時序報告來分析設(shè)計的性能。四實驗背景知識：1）約束編輯器簡介 2）本實驗中的PicoBlaze系統(tǒng)原理5 實驗準(zhǔn)備：1） 將光盤下03.Examples of Program實驗程序目錄下的01.ISE9.1文件夾復(fù)制到E:盤根目錄下。 2）將USB下載電纜與計算機及XUPV2Pro板的J8連接好。 3）將RS232串口線一端與計算機連接好，另一端與板卡的J11相連接。4）啟動計算機后，將XUPV2Pro板的電源開關(guān)SW11打開到“ON”上。觀察 XUPV2Pro板上的+2.5V, +3.3V, +1.5V的電源指示燈是否均亮，若有不亮的，請斷開電源，檢查電源。 6 實驗步驟：（1）編譯范本中

28、的匯編1） 選擇“Start”“Programs”“Xilinx ISE 9.1i”“Project Navigator”，進入ISE的Project Navigator環(huán)境2）選擇“File”“Open Project”，并指向如下目錄，選擇time_const.ise打開工程。 3）選擇“Start”“Programs”“Accessories”“Command Prompt”，打開命令提示符，并使cd命令指向如下的匯編編譯器的目錄下，如圖1所示。 圖1在提示符后輸入kcpsm3 program.psm命令，執(zhí)行結(jié)束后的結(jié)果如圖2所示。 圖2 4) 執(zhí)行完命令后，會看到在Assemble下

29、生成了一些文件，其中包括VHDL(program.vhd)和Verilog (program.v)，這就是匯編編譯系統(tǒng)將編寫的匯編源文件program.psm自動生成了用于程序內(nèi)存的VHDL/Verilog格式文件，用于綜合和仿真。將生成的program.vhd/v文件添加到工程中。 5) 單擊工程Sources窗口中的頂層文件loopback.vhd，然后雙擊Processes窗口中Synthesis- XST目錄下的“Check Syntax”,檢驗添加的文件是否有語法錯誤。（2）輸入全局時鐘約束1）單擊工程Sources窗口中的頂層文件loopback.vhd，然后雙擊Processes

30、窗口中的User Constraints目錄下的“Create Timing Constraints”。2）本工程若沒有UCF文件，則彈出提示對話框，單擊“Yes”按鈕，將自動生成UCF文件為loopback.ucf，并添加到工程中。）當(dāng)打開約束編輯器時，選中“Globle”全局約束窗口，如圖3所示。 圖34) 雙擊Period列下的單元格，彈出“Clock Period”對話框，可以設(shè)置Period約束。5) 雙擊Pad to Setup列下的單元格，彈出對話框并輸入6ns，單擊“OK”按鈕，完成輸入延遲約束設(shè)置。6）單擊Clock to Pad列下的單元格，彈出對話框并輸入7.5ns，單擊

31、“OK”按鈕，完成輸出延遲約束設(shè)置 7) 選擇“File”“Save”保存，然后選擇“Exit”退出約束編輯器，如圖4所示。 圖4（3） 輸入引腳位置約束1） 單擊工程Sources窗口中的頂層文件loopback.vhd，然后雙擊Processes窗口中的User Constraints目錄下的“Edit Timing Constraints（Text）”，打開loopback.ucf文件。2） 從XUP Virtex-II Pro使用手冊可知，關(guān)于IO引腳位置的設(shè)置如表1所示。 表1 （4） 實現(xiàn)設(shè)計并進行時序分析1) 單擊工程的Sources窗口中的頂層文件loopback.vhd文件，

32、展開Processes窗口中的 “Implement Design”，然后再展開Map目錄下的“Generate Post-Map Static Timing”，右鍵單擊“Analyze Post-Map Static Timing(Timing Analyzer)”并從彈出的快捷菜單中選擇“Return All”。2）單擊“Analyze Against Timing Constraints”按鈕映像如表2所示。 表2 3） 在時序報告窗口中可以看到時序約束報告，分析每個時序路徑約束，注意線網(wǎng)延遲。4） “e”代表評估。實際的線網(wǎng)延遲是在布局布線后計算出來的。5） 退出時序分析器后，在Pro

33、cesses窗口，展開Place & Route目錄下的“Generate Post-Place & Route Static Timing”，雙擊“Analyze Post-Place & Route Static Timing (Timing Analyzer)”，完成表3，并與表2進行對照比較。 表3 6） 分析每個時序路徑約束，注意真實的線網(wǎng)延遲已經(jīng)被計算出來。（5） 生成軟件并進行HDL仿真1） 打開本實驗的Assembler文件包內(nèi)的program.psm文件，此匯編范本的匯編代碼含有三部分。2） 在匯編范本Task #1部分中，添加如下匯編語句，編寫完成后

34、，要重新用匯編編譯系統(tǒng)把編寫的匯編源文件program.psm自動生成用于程序內(nèi)存的VHDL/Verilog格式文件。在匯編范本涉及到的端口值的常量，參考PicoBlaze的指南，而代碼的編寫參考KCPSM3的使用手冊。 3） 在工程中選擇Project下拉菜單中的“Add Source”，選擇lab3目錄下的testbench.vhd文件（testbench主要是為了對電路進行仿真驗證，測試設(shè)計電路的功能，部分性能是否與其的目標(biāo)相符），此文件為測試激勵文件，仿真結(jié)果波形如圖5所示。 圖5 教師簽字_實驗課程名稱：_FPGA原理及應(yīng)用_ 實驗項目名稱觸發(fā)器實驗實驗成績實 驗 者覃朝光專業(yè)班級通

35、信1103班組 別 2同 組 者實驗日期2014年6月15日1、 實驗?zāi)康模?）熟悉ISE9.1開發(fā)環(huán)境，掌握工程的生成方法。（2）熟悉SEED-XDTK XUPV2 Pro實驗環(huán)境。（3）了解Verilog HDL語言在FPGA中的使用。（4）了解觸發(fā)器的Verilog HDL語言實現(xiàn)。二、實驗儀器Pc一臺，USB下載電纜，XUPV2Pro板三、實驗原理及內(nèi)容1）主從D觸發(fā)器主從結(jié)構(gòu)觸發(fā)器的狀態(tài)改變是在時鐘脈沖下降沿完成的，因而這種結(jié)構(gòu)的觸發(fā)器無空翻現(xiàn)象。若CP下降沿前D=1，則Qn+1=1；若CP下降沿前D=0，則Qn+1=0。（2）主從J-K觸發(fā)器主從J-K觸發(fā)器的邏輯圖及邏輯符號，其狀

36、態(tài)轉(zhuǎn)換是在時鐘脈沖下降沿完成的。（3）J-K觸發(fā)器轉(zhuǎn)換的D觸發(fā)器（4）根據(jù)表8.3可寫出J, K與D, Q的關(guān)系：J=D K=/D四、實驗內(nèi)容（1）用Verilog HDL語言設(shè)計D觸發(fā)器、J-K觸發(fā)器和J-K觸發(fā)器轉(zhuǎn)換的D觸發(fā)器，進行功能仿真驗證。（2）使用ChipScope-Pro生成ILA/ICON核，在線觀測調(diào)試。五、實驗準(zhǔn)備（1）將USB下載電纜與計算機及XUPV2Pro板的J8連接好。（2）將RS232串口線一端與計算機連接好，另一端與板卡的J11相連接。（3）啟動計算機后，將XUPV2Pro板的電源開關(guān)SW11打開到ON上。觀察XUPV2Pro板上的+2.5V, +3.3V, +

37、1.5V的電源指示燈是否均亮，若有不亮的，請斷開電源，檢查電源。六、實驗步驟（1）D觸發(fā)器設(shè)計1）創(chuàng)建工程及設(shè)計輸入在E:project目錄下，新建名為dtrigger的新工程。器件族類型（Device Family）選擇“Virtex2P”器件型號（Device）選“XC2VP30 ff896 -7”綜合工具（Synthesis Tool）選“XST (VHDL/Verilog)”仿真器（Simulator）選“ISE Simulator”設(shè)計輸入：在源代碼窗口中單擊右鍵，在彈出的菜單中選擇“New Source”，在彈出的對話框中選擇“Verilog Moudle”，在右端的“File n

38、ame”中輸入源文件名dtrigger，下面各步單擊“Next”按鈕，然后在彈出的源代碼編輯框內(nèi)輸入D觸發(fā)器的源代碼并保存即可。2）功能仿真在sources窗口sources for中選擇Behavioral Simulation；由Test Bench WaveForm添加激勵源，如圖1所示； 圖1然后在 processes 窗口中單擊 “ Simulater behavioral model”開始仿真，仿真結(jié)果如圖2所示。 圖23）添加引腳約束首先對生成的工程進行綜合。添加引腳約束：雙擊“User Constraints”下的“Assign Package Pins”，由于采用ChipSc

39、ope進行調(diào)試，因此引腳約束只需要添加時鐘引腳的約束就可以了。4）ChipScope進行調(diào)試用核生成法，所用到的核有ICON核與VIO核。按照前面的步驟生成ICON核和VIO核并將它們添加到工程，ICON核的控制端口數(shù)為1，VIO核的異步輸入端口寬度為4，異步輸出端口寬度為2。在ChipScope pro analyzer里的VIO console中觀測到的調(diào)試結(jié)果如圖3圖7所示。圖3 圖4圖5 圖6圖7 教師簽字_ 實驗課程名稱：_FPGA原理及應(yīng)用_ 實驗項目名稱 七人投票表決器實驗實驗成績實 驗 者覃朝光專業(yè)班級通信1103班組 別 2同 組 者實驗日期2014年6月15日一、實驗?zāi)康模?/p>

40、1） 熟悉 ISE9.1開發(fā)環(huán)境，掌握工程的生成方法。（2） 熟悉 SEED-XDTK XUPV2Pro 實驗環(huán)境。（3） 了解Verilog HDL語言在FPGA中的使用。（4） 通過掌握七人投票表決器的Verilog HDL設(shè)計，了解數(shù)字電路的設(shè)計。 二、實驗儀器 Pc 一臺，USB下載電纜，XUPV2Pro板三、實驗內(nèi)容（1） 熟悉 ISE9.1開發(fā)環(huán)境，掌握工程的生成方法。（2） 熟悉 SEED-XDTK XUPV2Pro 實驗環(huán)境。（3） 了解Verilog HDL語言在FPGA中的使用。（4） 通過掌握七人投票表決器的Verilog HDL設(shè)計，了解數(shù)字電路的設(shè)計。 四實驗準(zhǔn)備（1） 將USB下載電纜與計算機及XUPV2Pro板的J8連接好。 （2） 將RS232串口線一端與計算機連接好，另一端與板卡的J11相連接。 （3） 啟動計算機后，將XUPV2Pro板的電源開關(guān)SW11打開到ON上。觀察XUPV2Pro板上的+2.5V, +3.3V, +1.5V的電源指示燈是否均亮，若有不亮的，請斷開電源，檢查電源。五實驗原理此實驗是用7個開關(guān)作為表決器的7個輸入變量。輸入變量為邏輯“1”時，表示表決者“贊同”；輸入變量為邏輯“0”時，表示表決者“不贊同”。輸出邏輯“1”時，表示表決“通過”；輸出邏輯“0”時，表示表決“不通過”。當(dāng)表決器的7個輸入變量中有4個以上（含