格力電器筆試題

1、格力電器招聘流程 簡歷篩選筆試第一面第二面第三面錄取綜合測試卷 +電子類專業(yè)題綜合測試卷，先是 88 道性格測試，然后是幾個題1. 談?wù)勛罱P(guān)注的熱點，和自己的看法，至少5 個個優(yōu)點， 3 個缺點，舉例3. 手上筆的作用，越多越好4. 理科是撰寫人力資源部的通知5. 畫一幅畫描述自己求職中的心情，簡單文字說明6. 是否愿意接受一個半月的基層鍛煉安排，說出自己的看法， 200 字以上情況調(diào)查，求職意向，是否接受調(diào)劑，班級排名，目前有無掛科，是否獨子，父母職業(yè)等 電子類專業(yè)題主要是電力電子 +硬件電路知識題型分布是： 選擇 15題+填空 5題+綜合題 10 題，綜合題 70 分填空題交流到 -36

2、V 直流穩(wěn)定輸出需要哪四個步驟（變壓 整流 濾波 穩(wěn)壓）2. 單片機最小系統(tǒng)三個組成部分（復位電路，時鐘電路，電源電路）3. 三極管三個區(qū) （發(fā)射區(qū)，集電區(qū)，基區(qū)）4. 鎖相環(huán)三部分 （鑒幅器、環(huán)路濾波器、壓控振蕩器）5. 晶閘管導通的兩個條件對中小型當晶閘管的陽極為正電壓，陰極為負電壓，同時控制極有高于陰極一定的電壓， 管子約 1-4 伏)時晶閘管會導通。 (晶閘管導通后，控制極就不起作用，要讓晶閘管截止， 可以把陽極電壓降低到等于陰極電壓或比陰極電壓更負； 也可以把流過晶閘管的電流減到小 于該管的維持電流 In 。)綜合題編程，定義一個 16 位無符號變量 flag ，用 C語言編程，給

3、bit3 置位和清零2.標準 MAX宏 #define MAX (A，B) ( (A)>(B)(A):(B)3. 隊列和棧的區(qū)別棧必須按 "后進先出 "的規(guī)則進行操作，而隊列一般是按 "先進先出 " 的規(guī)則進行操作 的作用，至少 2 個申請靜態(tài)變量用的， 用該標識符申請的變量初始值只被賦值一次， 而且在程序結(jié)束前， 變量 都不被釋放。如： for(int i=0;i<10;i+)static int a=0;a+; 做完循環(huán) a 的值為 10； 系列常用外設(shè)，至少 4 個6. 計算， T1PR的初始設(shè)定7. 什么是冒險競爭現(xiàn)象，如何消除門電路

4、的兩個輸入同時向相反的邏輯狀態(tài)轉(zhuǎn)換 (即一個從 0 變?yōu)?1，另一個從一變?yōu)?0)，稱 為競爭；由于競爭而在輸出端可能產(chǎn)生尖峰脈沖的現(xiàn)象稱為冒險。信號在FPGA器件內(nèi)部通過連線和邏輯單元時，都有一定的延時。延時的大小與連線的長短和邏輯單元的數(shù)目有關(guān)， 同時還受器件的制造工藝、 工作電壓、 溫度等條件的影響。 信號的高低電平轉(zhuǎn)換也需要一定的過渡時間。由于存在這兩方面因素，多路信號的電平值發(fā)生變化時，在信號變化的瞬間， 組合邏輯的輸出有先后順序，并不是同時變化 , 往往會出現(xiàn)一些不正確的尖峰信號，這些尖 峰信號稱為 "毛刺" 。如果一個組合邏輯電路中有 "毛刺 &qu

5、ot;出現(xiàn)，就說明該電路存在 "冒險 "。用 D觸發(fā)器，格雷碼計數(shù)器，同步電路等優(yōu)秀的設(shè)計方案可以消除。8. 什么是“線與” ，硬件實現(xiàn)的話，需要滿足什么要求將幾個 OC門結(jié)構(gòu)與非門輸出并聯(lián) , 當每個 OC門輸出為高電平時，總輸出才為高，這種連接 方式稱為線與。9. 常見電平標準， TTL電平和 CMOS電平的接口能否直接連接，為什么TTL,cmos，不能直連LVDS:LVDS( Low Voltage Differential Signal)即低電壓差分信號， LVDS接口又稱RS644總線接口，是 20 世紀 90 年代才出現(xiàn)的一種數(shù)據(jù)傳輸和接口技術(shù)。ECL：( Em

6、itterCoupled Logic) 即射極耦合邏輯，是帶有射隨輸出結(jié)構(gòu)的典型輸入輸出 接口電路CML: CML電平是所有高速數(shù)據(jù)接口中最簡單的一種。其輸入和輸出是匹配好的，減少 了外圍器件，適合于更高頻段工作。10. 畫 buck,boost,buck-boost 拓撲和推導輸出輸入電壓關(guān)系， 15 分競爭與冒險： 門電路的兩個輸入同時向相反的邏輯狀態(tài)轉(zhuǎn)換(即一個從 0變?yōu)?1，另一個從一變?yōu)?0)，稱為競爭；由于競爭而在輸出端可能產(chǎn)生尖峰脈沖的現(xiàn)象稱為冒險。信號在FPGA器件內(nèi)部通過連線和邏輯單元時，都有一定的延時。延時的大小與連線的長短和邏輯 平轉(zhuǎn)換也需要一定的過渡時間。 由于存在這兩

7、方面因素， 多路信號的電平值發(fā)生變化時， 在 信號變化的瞬間，組合邏輯的輸出有先后順序，并不是同時變化 , 往往會出現(xiàn)一些不正確的 尖峰信號， 這些尖峰信號稱為 " 毛刺 "。如果一個組合邏輯電路中有 "毛刺"出現(xiàn)，就說明該電 路存在 "冒險 "。用 D觸發(fā)器，格雷碼計數(shù)器，同步電路等優(yōu)秀的設(shè)計方案可以消除。單元的數(shù)目有關(guān)，同時還受器件的制造工藝、工作電壓、 溫度等條件的影響。信號的高低電什么是線與邏輯在一個結(jié)點 （線）上, 連接一個上拉電阻到電源 VCC 或 VDD 和 n 個 NPN 或 NMOS 晶 體管的集電極 C 或漏極 D

8、, 這些晶體管的發(fā)射極 E 或源極 S 都接到地線上 , 只要有一個 晶體管飽和 , 這個結(jié)點 （ 線 ） 就被拉到地線電平上 . 因為這些晶體管的基極注入電流 （NPN）或 柵極加上高電平 （NMOS）, 晶體管就會飽和 , 所以這些基極或柵極對這個結(jié)點 （線） 的關(guān)系是 或非 NOR 邏輯. 如果這個結(jié)點后面加一個反相器 , 就是或 OR 邏輯. 如果用下拉電阻和 PNP 或 PMOS 管就可以構(gòu)成與非 NAND 邏輯, 或用負邏輯關(guān)系轉(zhuǎn)換與 /或邏輯 . 這些晶體管 常常是一些邏輯電路的集電極開路 OC 或源極開路 OD 輸出端 . 這種邏輯通常稱為線與 / 線 或邏輯 , 當你看到一些芯片的 OC 或 OD 輸出端連在一起 , 而有一個上