系統(tǒng)集成中信號完整性與電源完整性的分析與設(shè)計流程建立_Agi

1、系統(tǒng)集成中信號完整性與電源完整性的分析與設(shè)計流程建立李荔應(yīng)用工程師安捷倫科技1 簡介本文中所稱的系統(tǒng)集成是指利用已有芯片或模塊來進(jìn)行一個系統(tǒng)設(shè)計的過程。典型的例子是計算機(jī)主板的設(shè)計與分析:由芯片產(chǎn)家提供芯片及相關(guān)資料,集成廠商需要將不同的芯片搭配起來并設(shè)計電路板(即計算機(jī)主板,最后形成一個可以正常工作的系統(tǒng)并進(jìn)行驗證。在這個過程中,信號完整性與電源完整性設(shè)計與分析流程的建立常常面臨如下挑戰(zhàn):復(fù)雜性與偶然性的矛盾;仿真與測量的結(jié)合與一致性。復(fù)雜性與偶然性的矛盾在實際分析中并不罕見。復(fù)雜性是指測量中如出現(xiàn)問題很難定位問題故障并找到解決方案。偶然性是指有些問題并不容易再現(xiàn),甚至有可能會被誤認(rèn)為是外界

2、干擾所致。在深入的分析中可以發(fā)現(xiàn)復(fù)雜性其實往往是因為在分析的過程中并沒有考慮到所有的可能因素(比如因為系統(tǒng)協(xié)議或電路設(shè)置出現(xiàn)問題,由此很難在版圖級發(fā)現(xiàn)原因,也很難在版圖級提出解決方案;同樣,偶然性是因為在重現(xiàn)故障場景時忽略了一些關(guān)鍵因素的再現(xiàn)造成無法再次觀測到故障現(xiàn)象。由此一個合理的解決方案是將所有相關(guān)的因素放入到設(shè)計與分析的范疇中。由于實際設(shè)計與分析過程中所牽涉的相關(guān)因素太多,很難單純依靠仿真的方法來進(jìn)行設(shè)計與分析,此時結(jié)合測量建模在流程建立中有著不可替代的作用。另外,系統(tǒng)功能及性能的驗證最終還是需要通過測試手段來進(jìn)行。然而,如何保證測量結(jié)果與仿真結(jié)果的一致性對于一個成功的流程非常重要。本文

3、主要以計算機(jī)主板為例介紹如何利用Agilent的測試儀器與EDA工具,結(jié)合第三方公司的版圖工具(如Cadence Allegro來建立一個完整的信號完整性及電源完整性設(shè)計與分析流程。特別地,從流程的可實現(xiàn)性出發(fā),詳細(xì)介紹了流程中幾個關(guān)鍵步驟的具體操作方法。2 系統(tǒng)集成的任務(wù)與流程目前計算機(jī)主板廠商采用的版圖工具大多為Cadence 的Allegro ,設(shè)計周期通常需要三個月至半年。由于目前芯片廠商提供的芯片組更新周期不斷縮短,對系統(tǒng)集成商而言盡量縮小設(shè)計周期是競爭中取勝的關(guān)鍵因素。而建立一個完整的設(shè)計與分析流程,無疑成為減少設(shè)計往返周期不可缺少的保障。一個典型的設(shè)計任務(wù)描述如下圖所示: 圖1

4、系統(tǒng)集成的典型任務(wù)描述CPUPCIAGPIBIS/Spice IO 模型 芯片應(yīng)用手冊 初始設(shè)計規(guī)則 封裝等效模型其它輸入信息參考設(shè)計在如上的設(shè)計任務(wù)中,盡管集成廠商并不能直接拿到芯片所有的設(shè)計資料,但是對于計算機(jī)主板設(shè)計而言,接口的協(xié)議大多數(shù)是公開的。在信號完整性與電源完整性的設(shè)計與分析中,所需考慮的主要內(nèi)容如下圖所示: 圖2 信號完整性與電源完整性設(shè)計分析中需考慮的主要內(nèi)容應(yīng)用文獻(xiàn)1中了提供了對在版圖級、電路級以及系統(tǒng)級所需考慮的內(nèi)容與方法的進(jìn)一步描述?？紤]到在不同階段設(shè)計與分析的特點(diǎn),一個基于測試與仿真結(jié)合的流程如下圖所示。圖中的虛擬系統(tǒng)仿真以及半實物系統(tǒng)仿真的目的一方面在于能夠?qū)υO(shè)計進(jìn)

5、行早期驗證;另外對于往往缺乏芯片底層信息的系統(tǒng)集成設(shè)計者而言,提供了快速建模的渠道。擴(kuò)頻/預(yù)加重/ 解耦方案功能及性能 SSTL/HSTL/LVDS/互聯(lián)結(jié)構(gòu)時鐘樹測試驗證PCI-E/DDRII/SATA / 布局優(yōu)化 圖3測試與仿真結(jié)合的設(shè)計、分析與實現(xiàn)流程以下的內(nèi)容將具體介紹該流程中幾個關(guān)鍵的步驟:與測試儀器連接構(gòu)成半實物系統(tǒng)仿真平臺,將版圖導(dǎo)入ADS 的仿真環(huán)境中,導(dǎo)入現(xiàn)有的SPICE 格式的封裝模型,以及如利用眼圖工具較測試與仿真結(jié)果(比如對抖動分析的驗證。 IBIS/Spice 模型 初始設(shè)計規(guī)則 芯片應(yīng)用手冊 參考設(shè)計 封裝模型 接口協(xié)議 與規(guī)范要求比對結(jié)果 PCB 板測量建模改進(jìn)

6、設(shè)計規(guī)則 無源/有源器件測量建模 應(yīng)用場景測量建模 初始版圖改進(jìn)版圖與測量結(jié)果比對結(jié)果分析原因及設(shè)計優(yōu)化3 ADS 與儀器的互聯(lián)ADS 與儀器連接的作用可以體現(xiàn)在下面幾個方面:應(yīng)用場景的快速捕獲(邏輯分析儀與高速示波器;特定激勵產(chǎn)生(任意波形發(fā)生器,信號源;數(shù)據(jù)后處理等。由于Agilent 同時能夠提供高性能的測試設(shè)備以及仿真軟件,并且能夠保證測試過程中所用到的數(shù)據(jù)處理算法與仿真及后處理算法一致,這給測試與仿真的相互驗證帶來了很大的方便。 圖4 ADS 與儀器結(jié)合的典型應(yīng)用方式關(guān)于ADS 與儀器的互聯(lián)方式,更多的信息可以參照ADS 手冊以及其他Agilent 相關(guān)應(yīng)用文獻(xiàn)。測試有問題的主板TD

7、R 或 VNA或示波器將版圖導(dǎo)入仿真軟件無源模型1413121110仿真找出問題并改進(jìn)4 ADS中的版圖輸入ADS支持多種版圖格式的輸入,如DXF、GDSII、Gerber、IFF等,其中Gerber光繪文件是所有版圖繪制程序都應(yīng)支持的基本文件格式。由此,ADS可以通過對Gerber文件的支持來導(dǎo)入目前的大多數(shù)版圖格式。本節(jié)中將會首先介紹如何通過Gerber格式導(dǎo)入Allegro中繪制的版圖,該方法同樣適用于其它版圖繪制程序;隨后介紹如何利用Cadence新推出的RF PCB工具來導(dǎo)入Allegro中繪制的版圖,該工具為Cadence公司開發(fā)。首先介紹如何通過Gerber格式導(dǎo)入Allegro

8、中繪制的版圖: 圖程序里輸出Gerber文件步驟二:從ADS的版圖輸入界面選擇Import->Gerber Viewer 圖5 在ADS 中導(dǎo)入Gerber 文件的版圖過程步驟三:在出現(xiàn)的提示框中選擇所有相關(guān)的Gerber 文件 步驟四:點(diǎn)擊界面上Layer并在出現(xiàn)的界面中確定各個Gerber 文件的序號,該序號將是ADS 中各層的名稱 步驟五:點(diǎn)擊菜單Tools->Gerber Union 并在出現(xiàn)的界面中設(shè)定輸出的EGS 文件名稱,然后點(diǎn)擊OK 完成轉(zhuǎn)換 步驟六:從ADS 的版圖輸入界面選擇Import-> EGS Archive Format ,并用瀏覽器選中上一步生成

9、的EGS 文件即完成導(dǎo)入過程。接下來介紹的是如何使用Cadence Allegro 提供的RFPCB 工具完成Allegro 中繪制的版圖到ADS 環(huán)境中的轉(zhuǎn)換。 過孔信息輸出,格式與ADS 兼容 轉(zhuǎn)換完畢產(chǎn)生報告,并提示產(chǎn)生的IFF 文件所存放的目錄路徑 步驟一:在Allegro 的界面中選擇RFPCB->Export IFF ,即會顯示左圖中的窗口。該窗口中選擇Export Nets 并點(diǎn)擊OK 。 步驟二:在出現(xiàn)的窗口中設(shè)定存放轉(zhuǎn)換后文件以及層疊信息的目錄并點(diǎn)擊OK 進(jìn)行轉(zhuǎn)換。 步驟二中如需設(shè)定ADS 中層與Allegro 之間層的對應(yīng)關(guān)系,點(diǎn)擊Layer map 顯示上面的窗口進(jìn)

10、行設(shè)定。 圖6 利用Allegro 的RFPCB 工具導(dǎo)出版圖文件到ADS 環(huán)境中仿真步驟三:在ADS 版圖界面中選擇Import 并選擇IFF 格式,通過瀏覽器選中生成的IFF 文件完成版圖導(dǎo)入。加入端口后即可以進(jìn)行仿真得到S 參數(shù)模型并可以觀察3維結(jié)構(gòu)圖以及電流密度分布的動態(tài)顯示。 選擇Momentum->Substrate->Open然后選中生成的.slm 文件可以直接完成層疊信息的導(dǎo)入。但是對Via 的定義方式需按常規(guī)方法進(jìn)行。5 導(dǎo)入SPICE 模型由于芯片廠家有時提供Spice 格式的封裝或電路模型,所以導(dǎo)入Spice 模型是完整性設(shè)計與分析流程中常見的需求。目前在AD

11、S 中可以支持HSPICE ,標(biāo)準(zhǔn)Spice 等多種格式。以下是導(dǎo)入過程的具體描述; 圖7 在ADS 中將Spice 源文件轉(zhuǎn)換為ADS 格式的網(wǎng)表文件生成ADS 格式的網(wǎng)表文件后,需要去調(diào)用該SPICE 模型進(jìn)行仿真,其過程如下所述:步驟一:檢查SPICE 源文件是否符合ADS 支持的條件(參見ADS 使用手冊。 步驟二:在ADS 電路原理圖界面點(diǎn)擊File->Import ,并在顯示出的窗口選擇對應(yīng)的格式類型與相應(yīng)的轉(zhuǎn)換設(shè)置,對于較復(fù)雜的電路建議選用網(wǎng)表格式。步驟三:檢查轉(zhuǎn)換后的ADS 網(wǎng)表文件,并確定各端口的定義(注意:為了方便在原理圖界面中調(diào)用,端口將會用一定的序列數(shù)字來替代。步

12、驟一：利用元件 NETLIST INCLUCE 來調(diào)用上面生成的 ADS 網(wǎng) 表文件，并根據(jù)網(wǎng)表中所定義的電路 端口加上相應(yīng)的符號端口，將之定義 為一個子電路。 步驟二：調(diào)用該子電路，并設(shè)置相應(yīng) 的仿真類型與參數(shù)。 步驟三：結(jié)果顯示與 后處理。 圖 8 在 ADS 中調(diào)用網(wǎng)表文件的步驟 對于有源器件的 Spice 網(wǎng)表，往往會調(diào)用一些.lib 文件（模型庫文件），此時 需要將該.lib 文件先轉(zhuǎn)換為 ADS 格式，然后同樣用 NELTLIST INCLUDE 元件來與 網(wǎng)表文件一起引用。 6 ADS 中的眼圖工具 ADS2005A 中提供的眼圖工具由于保證了與 Agilent 測試儀器相同的抖

13、動分析 等算法，從而可以為測試結(jié)果與仿真結(jié)果的比對提供很大的方便。由于該眼圖工具 支持文件輸入的方式，可以對多種仿真或測試環(huán)境提供波形分析能力，如下圖所 示： L Lcp Vpio R Rpp L Lpp Vppkg R Rbp L Lbp Vpsupply V_DC SRC1 Vdc=1.8 V V_DC SRC2 Vdc=0.9 V TRANSIENT Tran Tran1 StopTime=50.0 nsec MaxTimeStep=0.1 nsec R Rcp C Ccp C Cpp C Cbp R R1 R=50 Ohm Vd MLVIAPAD MLpkgv iapad MLVIAP

14、AD MLpcbv iapad Vout C C1 C=3 pF Vcore VtBitSeq Data_in t Vg ML1CTL_C MLchip EDD1232AABH_IO TxDriv er ML1CTL_C MLpackage Vpkg MLVIAHOLE MLpkgv iahole1 ML1CTL_C MLpcb1 Vpcb MLVIAHOLE MLpcbv iahole ML1CTL_C MLpcb2 MLVIAPAD MLpkgv iapad1 L Lcg R Rcg Vgio R Rpg L Lpg Vgpkg R Rbg L Lbg MLVIAPAD MLpcbv ia

15、pad1 C Ccg C Cpg C Cbg ADS 仿真電路 （瞬態(tài)仿真） 示波器測得的時域波形 其它仿真工具瞬態(tài)仿真的 結(jié)果（文本格式） DAC DataAccessComponent DAC1 圖 9 ADS2005A 中眼圖工具所支持的幾種不同應(yīng)用方式 7 小結(jié) 隨著集成電路的工藝不斷發(fā)展以及信號傳輸速率的不斷提高，僅僅具備版圖以 及簡單電路的建模、設(shè)計與分析手段對于解決一些復(fù)雜系統(tǒng)的信號完整性與電源完 整性問題已經(jīng)表現(xiàn)出很大的局限性，復(fù)雜電路以及系統(tǒng)建模已逐漸成為信號完整性 與電源完整性設(shè)計與分析流程中不可缺少的一部分。而更多相關(guān)因素的引入使得測 試手段在流程中的地位也越來越重要。本文基于 Agilent 公司所提供的測試儀器以 及 EDA 仿