四選一數(shù)據(jù)選擇器實(shí)驗(yàn)報(bào)告

1、-1 - 四選一數(shù)據(jù)選擇器 11微電子 黃躍 1117426021 【實(shí)驗(yàn)?zāi)康摹?1 四選一數(shù)據(jù)選擇器， 2. 學(xué)習(xí)Verilog HDL文本文件進(jìn)行邏輯設(shè)計(jì)輸入； 3. 學(xué)習(xí)設(shè)計(jì)仿真工具modelsim的使用方法； 【實(shí)驗(yàn)內(nèi)容】 1. 實(shí)現(xiàn)四選一數(shù)據(jù)選擇器的“ Verilog ”語(yǔ)言設(shè)計(jì)。 2. 設(shè)計(jì)仿真文件，進(jìn)行驗(yàn)證。 【實(shí)驗(yàn)原理】 數(shù)據(jù)選擇器又稱為多路轉(zhuǎn)換器或多路開關(guān)，它是數(shù)字系統(tǒng)中常用的一種典型電路。 其主要功能是從多路數(shù)據(jù)中選擇其中一路信號(hào)發(fā)送出去。所以它是一個(gè)多輸入、單輸出 的組合邏輯電路。 4選1數(shù)據(jù)選擇器的元件符號(hào)如圖一所示，其中 D0、D1、D2、D3是4位數(shù)據(jù)輸入 端，A0

2、和A0是控制輸入端，Y是數(shù)據(jù)輸出端。當(dāng)A1A0=00時(shí)，輸出Y=D1 ; A1A0=01 時(shí)，Y=D1 ; A1A0=10 時(shí)，Y=D2 ; A1A0=11，Y=D3。 DO DI D2 03 AO 圖一 4 選 1 數(shù)據(jù)選擇器的 元件符號(hào) A1 A0 D Y 0 0 D0 D0 0 1 D1 D1 1 0 D2 D2 1 1 D3 D3 由真值表寫出輸出邏輯表達(dá)式 -2 - F = (AA)DO + (AAO)D +(AAo)D2 + (AA)D3 由邏輯表達(dá)式做出邏輯電路圖。 圖二 4 選 1 數(shù)據(jù)選擇器原理圖 【程序源代碼】 module mux4_1(sel,i n,o ut); in

3、 put 1:0 sel; in put 3:0 in; output out; reg out; always(sel or in) beg in case (sel1,sel0) 2b00: out=in 0; 2b01: out=i n1; 2b10: out=in2; 2b11: out=in 3; default: out=1bx; endcase end En dmodule 測(cè)試程序代碼如下： module test_mux4_1; reg 1:0 S; reg 3:0 IN; wire Y; mux4_1 M1(.sel(S), _in( IN), -3 - .out(Y);

4、always #10 IN0=IN0; always #20 IN1=IN1; always #40 IN2=IN2; always #80 IN3=IN3; in itial begin S=1b0;IN=4h0; #100 $stop; end always #10 S=S+1; en dmodule 【仿真和測(cè)試結(jié)果】 【實(shí)驗(yàn)心得和體會(huì)】 這次實(shí)驗(yàn)與上次相比有明顯的進(jìn)步，通過(guò)這次實(shí)驗(yàn)我對(duì) modelsim的應(yīng)用更加得心 應(yīng)手，深切的體會(huì)到了 verilog是一種描述性語(yǔ)言，這次實(shí)驗(yàn)總的來(lái)說(shuō)是比較順利的， 但在實(shí)驗(yàn)過(guò)程中還是遇到了一些問(wèn)題，比如端口的匹配問(wèn)題，在寫程序的時(shí)候誤將位寬 寫在了變量名的后面，雖然程序能夠運(yùn)行但有警告，仿真波形是錯(cuò)誤的，可見(jiàn)在寫程序 時(shí)警告有時(shí)也是致命的，這要求我們?cè)趯W(xué)習(xí)的過(guò)程中思想一定要嚴(yán)謹(jǐn)！其次在做實(shí)驗(yàn)時(shí) 一定要多想，例如在學(xué)習(xí)這門課時(shí)，書上說(shuō)在模塊外部輸入可以是 wire型或reg型，但 在寫程序時(shí)激勵(lì)模塊往往要初始化數(shù)據(jù)，所以編程時(shí)其類型往往聲明為 reg型，通過(guò)這 個(gè)例子我明白了書上所說(shuō)的有時(shí)往往是一個(gè)