有關(guān)AD的學(xué)習(xí)記錄

1、AD9361學(xué)習(xí)記錄一、簡介AD9361是ADI推出的面向3G和4G基站應(yīng)用的高性能、高集成度的射頻解決方案。該器件集RF前端與靈活的混合信號基帶部分為一體，集成頻率合成器，為處理器提供可配置數(shù)字接口。AD9361接收器LO工作頻率范圍為70 MHz至6.0 GHz，發(fā)射器LO工作頻率范圍為47 MHz至6.0 GHz，涵蓋大部分特許執(zhí)照和免執(zhí)照頻段，支持的通道帶寬范圍為200 kHz以下至56 MHz。兩個獨立的直接變頻接收器擁有首屈一指的噪聲系數(shù)和線性度。每個接收(RX)子系統(tǒng)都擁有獨立的自動增益控制(AGC)、直流失調(diào)校正、正交校正和數(shù)字濾波功能，從而消除了在數(shù)字基帶中提供這些功能的必要

2、性。The AD9361還擁有靈活的手動增益模式，支持外部控制。每個通道搭載兩個高動態(tài)范圍模數(shù)轉(zhuǎn)換器(ADC)，先將收到的I信號和Q信號進行數(shù)字化處理，然后將其傳過可配置抽取濾波器和128抽頭有限脈沖響應(yīng)(FIR)濾波器，結(jié)果以相應(yīng)的采樣率生成12位輸出信號。發(fā)射器采用直接變頻架構(gòu)，可實現(xiàn)較高的調(diào)制精度和超低的噪聲。這種發(fā)射器設(shè)計帶來了行業(yè)最佳的TX誤差矢量幅度(EVM)，數(shù)值不到40 dB，可為外部功率放大器(PA)的選擇留出可觀的系統(tǒng)裕量。板載發(fā)射(TX)功率監(jiān)控器可以用作功率檢測器，從而實現(xiàn)高度精確的TX功率測量。完全集成的鎖相環(huán)(PLL)可針對所有接收和發(fā)射通道提供低功耗的小數(shù)N分頻頻

3、率合成。設(shè)計中集成了頻分雙工(FDD)系統(tǒng)需要的通道隔離。二、AD9361系統(tǒng)構(gòu)成AD9361的框架如下圖2-1所示：圖2-1它支持2x2 MIMO通信，收發(fā)各有兩條獨立的射頻通路。TX射頻前端構(gòu)成如下圖2-2所示：圖2-2TX數(shù)據(jù)通路如下圖2-3所示：圖2-3RX射頻前端構(gòu)成如下圖2-4所示：圖2-4RX數(shù)據(jù)通路如下圖2-5所示：圖2-5三、初始化及校準(zhǔn)總述AD9361在上電之后便會進入休眠狀態(tài)。此時用戶需要根據(jù)所需參數(shù)，對芯片進行初始化配置。其配置包括以下幾方面：l 基本參數(shù)配置（包含SPI時鐘頻率、DCXO補償、射頻時鐘使能）l BB PLL頻率配置及校準(zhǔn)l PolyPhase TX D

4、igital Filter的系數(shù)寫入l PolyPhase RX Digital Filter的系數(shù)寫入l 數(shù)字數(shù)據(jù)接口配置l AuxDAC/AuxADC初始化l Control_Out端口輸出配置l GPO端口參數(shù)配置l 頻率無關(guān)的射頻參數(shù)配置，包括LO Power、VCO&LDO的參數(shù)配置、Charge Pump校準(zhǔn)等）l T/Rx頻率綜合器參數(shù)配置l T/Rx工作頻率配置及校準(zhǔn)l Mixer GM table增益配置l RX Gain table配置l RX手動增益配置l T/RX基帶模擬濾波器校準(zhǔn)（tune）l RX TIA配置及校準(zhǔn)l 二級TX濾波器校準(zhǔn)l ADC初始化l B

5、B/RF DC校準(zhǔn)l 發(fā)射數(shù)據(jù)正交性校準(zhǔn)（相當(dāng)于IQ校準(zhǔn)）l TX增益配置l RSSI及功率測量的初始化使用AD9361，我們主要關(guān)注的有五個方面：一是其中各器件的校準(zhǔn)；二是有關(guān)濾波器的配置；三是有關(guān)數(shù)字部分接口的模式、工作方式的配置；四是射頻工作狀態(tài)機控制；五是有關(guān)T/Rx增益的配置。以下分4節(jié)對這幾個方面分別闡述。四、時鐘源和RF & BB PLL頻率綜合器由于時鐘是整個芯片的核心，在介紹上節(jié)所述五方面之前，我們先詳述一下AD9361的時鐘、PLL和頻率綜合器。1、參考時鐘及DCXOAD9361使用分數(shù)分頻鎖相環(huán)生成一個本地時鐘為信號轉(zhuǎn)換、數(shù)字濾波器、IO端口提供時鐘源。這些PLL

6、均需要一個參考時鐘，這個時鐘可以通過外部晶振提供，或者由外部晶體加上一個可變電容生成所需頻率。在使用外部晶體的情況下，需使用DCXO補償晶體頻率來保證輸出參考時鐘穩(wěn)定。2、RF & BB PLL 頻率綜合器圖4-1參考時鐘輸入后，分別進入3個獨立的PLL（如圖4-1所示），分別為T/RX頻率綜合器、基帶PLL提供參考時鐘源。3個PLL需各自進行校準(zhǔn)。A）TX、RX PLL的鎖定在FDD模式下，TX和RX的PLL可工作在不同頻率下，它們同時開啟；TDD模式下，TX和RX的PLL根據(jù)收發(fā)情況輪流開啟。一般的TDD模式工作狀態(tài)按照Rx-ALERT-Tx-ALERT-Rx跳轉(zhuǎn)，基帶通過跳轉(zhuǎn)TX

7、NRX信號來控制TX、RX狀態(tài)的跳轉(zhuǎn)，當(dāng)TXNRX從0跳變到1時，RX PLL關(guān)閉，TX PLL開啟并進行重新校準(zhǔn)鎖定，反之TX PLL關(guān)閉，RX PLL開啟并重新校準(zhǔn)鎖定。TDD模式下每次PLL校準(zhǔn)鎖定的時間大概為45us60us左右。不過假如系統(tǒng)每次收發(fā)幀所使用的載波頻率不變，則不需每次打開TX或RX時重新進行校準(zhǔn)，而沿用上一次的校準(zhǔn)值。此時需要在一次校準(zhǔn)過后將寄存器中的VCO Cal比特關(guān)閉，這樣可以明顯得縮短信號收發(fā)之前，頻率綜合器的穩(wěn)定時間。B）Fast Lock模式假如你的系統(tǒng)需要在多個頻點上工作，則可以使用Fast Lock模式，它支持保存多個頻點的頻率控制字，使得頻率變化是，P

8、LL的鎖定時間更短。然而這種模式TX和RX分別最多只能保存8個頻點，還是有一點局限性。五、器件校準(zhǔn)AD9361的校準(zhǔn)及其校驗方式簡介如下表5-1所示：表5-1每次芯片上電或者硬件復(fù)位之后都必須進行校準(zhǔn)，校準(zhǔn)之后的參數(shù)會被保存。校準(zhǔn)的順序由狀態(tài)機控制，其狀態(tài)如下表5-2所示。由于其中部分校準(zhǔn)需導(dǎo)入其他校準(zhǔn)所得結(jié)果，因此假如多個校準(zhǔn)同時使能，則校準(zhǔn)順序由校準(zhǔn)狀態(tài)機控制。當(dāng)校準(zhǔn)狀態(tài)機停留在0x1狀態(tài)時，表示校準(zhǔn)完成。需要注意的是：T/Rx的基帶濾波器校準(zhǔn)不受校準(zhǔn)狀態(tài)機控制，必須在其他校準(zhǔn)均不進行時，進行T/Rx基帶濾波器的校準(zhǔn)。表5-2下面對幾個重要的校準(zhǔn)進行單獨闡釋。注1：RF頻率綜合器VCO校準(zhǔn)

9、AD9361的發(fā)射和接收的頻率綜合器是獨立的，因此TX和RX的RF VCO校準(zhǔn)需分別進行。在TDD模式下，TXNRX為高代表發(fā)射，TXNRX低代表接收，做RF TX VCO校準(zhǔn)是，TXNRX需拉高；RF RX VCO校準(zhǔn)時，TXNRX拉低。FDD模式下，需要將ENSM調(diào)整到ALERT狀態(tài)，隨后使能頻率綜合器校準(zhǔn)。官方建議無論使用TDD還是FDD工作模式，均可在做RF頻率綜合器VCO校準(zhǔn)時，使用FDD的校準(zhǔn)方式，因為FDD校準(zhǔn)的頻率更準(zhǔn)確穩(wěn)定，但是弊端是耗時較長。注2：T/Rx模擬濾波器校準(zhǔn)模擬濾波器校準(zhǔn)有一點需要注意，在進行校準(zhǔn)帶寬設(shè)置時，帶寬值需要設(shè)置成BB帶寬的1.6倍，BB帶寬值是基帶復(fù)

10、數(shù)輸出帶寬的一半，即RX為26MHz0.2MHz，TX為20MHz0.625MHz。六、濾波器配置本節(jié)介紹發(fā)射和接收的濾波器通路。1、發(fā)射濾波器通路TX濾波器通路總體分為3級數(shù)字濾波器和兩級模擬濾波器，示意圖如下圖6-1所示：圖6-1通路輸入為I、Q兩路12bit補碼。A）TX數(shù)字濾波器數(shù)字濾波器分為4級，主要用于對接口I、Q信號進行插值濾波。它們可由用戶控制選通。第一級Prog TX FIR支持1倍、2倍、4倍插值，可通過用戶配置最高128階位寬16bit濾波器系數(shù)，并且可提供0-6db濾波器增益。其插值倍數(shù)和濾波器階數(shù)關(guān)系如表6-1所示：表6-1第二級HB1是一個固定2倍插值低通濾波器。其

11、濾波器系數(shù)為53, 0, 313, 0, 1155, 0, 4989, 8192, 4989, 0, 1155, 0, 313, 0, 53。頻率幅度相應(yīng)如圖6-2:圖6-2第三級HB2也是一個固定2倍插值低通濾波器，系數(shù)為9, 0, 73, 128, 73, 0, 9。其幅頻相應(yīng)如圖6-3所示。圖6-3第四級HB3/INT3可實現(xiàn)2倍或者3倍插值。2倍插值濾波系數(shù)為1, 2, 1，其幅頻相應(yīng)如圖6-4所示。三倍插值系數(shù)為36, 19, 0, 156, 12, 0, 479, 223, 0, 1215, 993, 0, 3569, 6277, 8192, 6277, 3569, 0, 993,

12、 1215, 0, 223, 479, 0, 12, 156, 0, 19, 36，幅頻相應(yīng)如圖6-5所示。圖6-4圖6-5B）TX模擬濾波器在數(shù)字濾波信號經(jīng)過DAC轉(zhuǎn)換成模擬信號之后，需要經(jīng)過低通濾波器在濾除雜散干擾。模擬濾波器分為兩級，帶寬均可配置。第一級的帶寬范圍較窄，為625kHz32MHz，通帶帶寬設(shè)置為信號帶寬的1.6倍；第二級的帶寬范圍為2.7MHz100MHz，通帶帶寬設(shè)置為信號帶寬的5倍。2、接收濾波器通路接收通路分為兩級模擬濾波器和四級數(shù)字濾波器，連接示意圖如圖6-6所示：圖6-6通路輸出也為12bit補碼。A） RX模擬濾波器接收端模擬濾波器也分為兩級，第一級TIA LP

13、F的可配置帶寬為1MHz70MHz，配置帶寬設(shè)置為信號帶寬的2.5倍；第二級BB LPF的可配帶寬為200kHz39.2MHz，配置帶寬為信號帶寬的1.4倍。B）RX數(shù)字濾波器數(shù)字通路的4級濾波器正好是發(fā)射通路的反向。第一級HB3/DEC3為2倍或3倍抽取可選。2倍抽取的濾波系數(shù)為1, 4, 6, 4, 1，其幅頻相應(yīng)如圖6-7所示。3倍抽取濾波器系數(shù)為55, 83, 0, 393, 580, 0, 1914, 4041, 5120, 4041, 1914, 0, 580, 393, 0, 83, 55。其幅頻相應(yīng)如圖6-8所示。圖6-7圖6-8第二級HB2和第三級HB1均為2倍抽取的低通濾波

14、器。其系數(shù)如下：HB2：9, 0, 73, 128, 73, 0, 9HB3：8, 0, 42, 0, 147, 0, 619, 1013, 619, 0, 147, 0, 42, 0, 8HB2的幅頻相應(yīng)如圖6-9，HB3的幅頻相應(yīng)如圖6-10。圖6-9圖6-10最后一級Prog RX FIR也支持1倍、2倍、4倍抽取，可通過用戶配置最高128階位寬16bit濾波器系數(shù)，并且可提供-12db、-6db、0db、6db濾波器增益。七、數(shù)字接口詳述AD9361與數(shù)字基帶的接口示意圖如圖7-1所示：圖7-1數(shù)字接口電平有兩種可配置模式：CMOS和LVDS。1、接口功能介紹AD9361主要的接口有S

15、PI、數(shù)據(jù)端口P0_D、P1_D、DATA_CLK、FB_CLK、TX_FRAME、RX_FRAME、ENABLE、TXNRX。l SPI：該芯片集成的SPI接口為4線SPI，可讀可寫，主要用于配置內(nèi)部寄存器。l P0/1_D：這是數(shù)據(jù)傳輸端口，位寬均為12bit，根據(jù)應(yīng)用模式可配置成輸入、輸出和雙向。l DATA_CLK：DATA_CLK由AD9361輸出。該時鐘主要用于RX狀態(tài)外部數(shù)字基帶對P0_D、P1_D數(shù)據(jù)采樣，數(shù)字基帶生成的數(shù)據(jù)和控制信號均需為DATA_CLK時鐘域的，否則可能導(dǎo)致AD9361獲取數(shù)據(jù)時的采樣問題。CMOS模式下DATA_CLK通過DATA_CLK_P端口輸出。l

16、FB_CLK：FB_CLK是DATA_CLK反饋到AD9361的數(shù)據(jù)時鐘。用于AD9361內(nèi)部對TX_FRAME、ENABLE、TXNRX信號的上升沿采樣，以及對于P0_D、P1_D數(shù)據(jù)端口的上升沿和下降沿采樣。注意：FB_CLK必須與DATA_CLK同源（頻率相同，占空比相同），對兩個時鐘的相位沒有要求。CMOS模式下，僅適用FB_CLK_P線。l RX_FRAME：RX_FRAME用于在接收狀態(tài)下標(biāo)識P0_D、P1_D的數(shù)據(jù)有效。它可以配置成常高，或是50%占空比的脈沖信號。l TX_FRAME：TX_FRAME用于TX狀態(tài)下，標(biāo)識發(fā)射數(shù)據(jù)有效。其時序與RX_FRAME類似。發(fā)射狀態(tài)下，T

17、X_FRAME為低，射頻發(fā)射空數(shù)據(jù)。l ENABLE & TXNRX：ENABLE和TXNRX信號主要在TDD模式下使用，ENABLE拉高時，根據(jù)TXNRX信號，使射頻芯片進入TX或RX狀態(tài)，TXNRX為1表示TX，為0表示RX。2、接口模式AD9361數(shù)字接口模式主要分四個方面：電平模式（LVDS、CMOS），數(shù)據(jù)速率（Single Data Rate（SDR）、Dual Data Rate（DDR），端口模式（Dual Port、Single Port）、收發(fā)天線個數(shù)（1T1R、2T2R）（此處暫時不詳述）。A） 電平模式接口電平模式主要根據(jù)電平信號類型來分類，主要分為兩種：LVD

18、S模式和CMOS模式。它們的區(qū)別體現(xiàn)在可使用的信號bit為上。CMOS模式下，各種接口時序的最高頻率如表7-1所示。表7-1LVDS模式下，各接口時序的最高頻率如表7-2所示。表7-2CMOS模式下，所有接口信號都是單端信號。在此電平模式下，允許兩組12bit端口P0_D、P1_D并行使用，即允許雙端口時序。CMOS模式下，單端口信號TX時序如圖7-2，RX時序如圖7-3； P0/1_D和T/Rx_D_P/N的對應(yīng)關(guān)系可參見硬件連接的spec。圖7-2圖7-3LVDS模式下，每bit信號需要P和N兩個接口，因此24bit接口用作12bit數(shù)據(jù)信號。LVDS模式下，TX信號時序如圖7-4所示，R

19、X信號時序如圖7-5所示。圖7-4圖7-5B） 數(shù)據(jù)速率數(shù)據(jù)速率是針對數(shù)據(jù)端口和時鐘的關(guān)系來區(qū)分。主要分為兩種：Single Data Rate（SDR）、Dual Data Rate（DDR）。SDR的時序舉例如下圖7-6所示：圖7-6DDR的時序舉例如圖7-7所示：圖7-7C） 端口模式端口模式的區(qū)分主要根據(jù)使用端口的個數(shù)上，分為雙端口（Dual Port）和單端口（Single Port）。單端口如圖7-8所示；雙端口如圖7-9所示。圖7-8圖7-9八、射頻工作狀態(tài)機控制AD9361的工作模式通過狀態(tài)機（ENSM，enable state machine）控制，ENSM可通過SPI控制狀

20、態(tài)跳轉(zhuǎn)，也可以通過ENABLE、TXNRX pin信號來實時控制。不過假如校準(zhǔn)不成功，這些控制均無效。圖8-1為TDD和FDD模式下，ENSM各狀態(tài)之間的跳轉(zhuǎn)關(guān)系。圖中的TO_ALERT是通過寄存器ENSM Config1控制，它的作用是在ENSM從TX或者RX狀態(tài)跳轉(zhuǎn)到WAIT狀態(tài)后，自動進入ALERT狀態(tài)。圖8-1ENSM的狀態(tài)定義如表8-1所示。表8-11、SPI控制SPI控制跳轉(zhuǎn)與接口時鐘DATA_CLK非一個時鐘域，因此被認為是異步跳轉(zhuǎn)，默認關(guān)閉，可通過ENSM Config1寄存器打開。ENSM狀態(tài)機控制寄存器如下表8-2所示：表8-2其中Force Rx、Force Tx、For

21、ce Alert State用于在TDD模式下，SPI控制狀態(tài)機。而在FDD模式下，F(xiàn)orce Rx信號是無用的，從ALERT->FDD狀態(tài)通過Force Tx控制。2、ENABLE/TXNRX PIN控制ENABLE/TXNRX Pin控制跳轉(zhuǎn)默認開啟。這種控制模式還分兩種：一種是Pulse Mode；二是Level Mode。Pulse ModePulse Mode的Pulse主要是針對ENABLE信號而言的。TXNRX主要標(biāo)示下一個狀態(tài)是跳轉(zhuǎn)到TX還是RX，為1時跳轉(zhuǎn)TX，為0時跳轉(zhuǎn)RX。ENABLE以脈沖的形式給出，脈寬不得小于一個FB_CLK周期。TDD模式下控制時序如下圖8-2所示：8-2FDD模式下，控制時序如圖8-3所示：圖8-3Level ModeLevel Mode下，ENABLE以電平形式給出，而ENABLE信號為高時表示芯片現(xiàn)在處于工作狀態(tài)。而VCO、LDO的上電使能還是要通過SPI配置。TDD模式下，控制時序如圖8-4所示：圖8-4FDD模式下，控制時序如圖8-5所示：圖8-53、FDD Independent模式AD9361的