第8章ProteusISIS的元件制作和層次原理圖設計ppt課件

1、第8章 Proteus ISIS的元件制作和層次原理圖設計v8.1 原理圖元件制作v8.2 元件的編輯v8.3 利用其他人制作的元件v8.4 層次原理圖設計v8.5 模塊元器件的設計v8.6 網(wǎng)絡表文件的生成v8.6.1 網(wǎng)絡的相關概念v8.6.2 網(wǎng)絡表的生成v8.7 電氣規(guī)則檢查v8.8 元件報表 v和大多數(shù)其他電子設計軟件一樣，Proteus 提供了元件制作和層次電路圖設計功能，使讀者能夠滿足一些特殊設計的需要，并能夠在電路較為復雜時，實現(xiàn)由上而下或由下而上的層次原理圖設計，以使圖紙清晰，可讀性強。8.1 原理圖元件制作原理圖元件制作v在繪制原理圖的過程中，如果遇到原理圖元件庫中找不到的

2、元器件，或是沒有適合使用的元器件時，需要自行制作原理圖元件。v繪制原理圖元件的基本步驟如下：v(1) 打開Proteus 7 ISIS編輯環(huán)境，新建一個“New Design”，系統(tǒng)將清除所有原有的設計數(shù)據(jù)，出現(xiàn)一張空的設計圖紙。v(2) 用二維工具“2D GRAPHICS中的繪制“Device Body”，如圖8-1所示。圖8-1 繪制的Device Bodyv(3) 用中的繪制引腳(圖8-2為引腳列表)，其中DEFAULT為普通引腳，INVERT為低電平有效引腳，POSCLK為上升沿有效的時鐘輸入引腳，NEGCLK為下降沿有效的時鐘輸入引腳，SHORT為較短引腳(見圖8-3中的引腳5)，B

3、US為總線。圖8-3中畫出了各類引腳。v另外，添加引腳狀態(tài)下，光標為一個筆頭，當光標移到引腳上方時，光標變成一只小手，可以按下鼠標左鍵對引腳進行移動，或單擊鼠標右鍵打開其快捷菜單，如圖8-4所示，對引腳進行一些修改操作，如拖拉、編輯屬性、刪除、旋轉、鏡像等。圖8-2 引腳名稱列表圖8-3 各類引腳的形狀圖8-4 選中引腳后用右鍵打開的下拉菜單v圖8-5 制作元件74LS373v(4) 根據(jù)需要修改引腳屬性。例如，以74LS373為例，畫出元件及引腳，如圖8-5所示。各引腳說明如下：v引腳1為 GND，PIN10；v引腳2為 D0.7；v引腳3為 OE，PIN1；v引腳4為 LE，PIN11；v

4、引腳5為 VCC，PIN20；v引腳6為 Q0.7。圖8-5 制作元件74LS373v先右擊、后左擊引腳1，在出現(xiàn)的對話框中輸入如圖8-6所示的數(shù)據(jù)；對引腳5的操作也是類似的。GND和VCC 需要隱藏，故“Draw body不選。圖8-6 引腳1屬性對話框 最終得到如圖8-12所示的元件。(5) 添加中心點。選擇中的繪制中心點，選擇 “ORIGIN”，中心點的位置可任意放，如圖8-13所示。 圖8-13 添加中心點圖8-12 制作出的元件74LS373 (6) 封狀入庫。先用右鍵選擇整個元件，如圖8-14所示。然后，選擇菜單【Library】【Make Device】，出現(xiàn)如圖8-15所示對話

5、框，并按照圖中內容輸入相應部分。圖8-14 用右鍵選擇整個元件 圖8-15 Make Device對話框單擊圖8-15中的“Next選項，出現(xiàn)選擇PCB封裝的對話框，如圖8-16所示。直接單擊圖8-16中的“Next選項，出現(xiàn)設置元件參數(shù)的對話框，如圖8-17所示。此處需要添加兩個屬性ITFMOD=TTLLS和MODFILE=74XX373.MDF，因此單擊“New”，出現(xiàn)如圖8-18所示選擇框，選擇“ITFMOD”，并按照圖8-19所示將其缺省值設為TTLLS。圖8-16 選擇PCB封裝對話框 圖8-17 設置元件參數(shù)的對話框 圖8-18 參數(shù)選擇框 圖8-19 ITFMOD參數(shù)設置對話框再

6、單擊圖8-19中的選項“New”，選擇“MODFILE參數(shù)，并按照圖8-20將其缺省值設為“74XX373.MDF”。接著單擊“Next”，出現(xiàn)如圖8-21所示對話框，可以不加以設置。 圖8-20 ITFMOD參數(shù)設置 圖8-21 Device Data Sheet & Help File對話框繼續(xù)單擊“Next”，選擇元件存放位置，默認是放在“USERDVC中的左邊是選擇類別，最好自己新建一個，如“MYLIB”，如圖8-22所示。v圖8-22 選擇元件存放位置對話框v這樣，一個元件就制作好了，可以選擇菜單【Library】【Make Manager】打開庫管理器來管理自己的元件，如圖

7、8-23所示。v圖8-23 元件庫管理器8.2 元件的編輯元件的編輯v在用Proteus設計原理圖的過程中，當需要的元件在庫中不能直接找到時，除了可以利用上一節(jié)的內容自己制作原理圖元件外，也可以利用現(xiàn)有元件，在現(xiàn)有元件的基礎上進行修改，使其符合我們的需要。v這一節(jié)仍舊以74LS373為例，利用庫中自帶的元件，如圖8-24所示，將其修改成如圖8-25所示的“.bus接口的元件。v圖8-24 庫中自帶的74LS373 圖8-25 修改成.bus的74LS373v(1) 在Proteus 7 ISIS原理圖編輯環(huán)境下，添加元件74LS373，如圖8-24所示。v(2) 選中74LS373，再單擊工具

8、欄中的，出現(xiàn)如圖8-26所示畫面，于是此元件處于可修改狀態(tài)下。v(3) 對元件的各部分進行修改。先把 Q0至Q7 、D0至D7的管腳刪掉，添加 上BUS形式的引腳，具體方法見上節(jié)相關介紹。再選中芯片的外形，修改其大小，然后將其他引腳進行相應的移動后，效果如圖8-27所示。圖8-26 元件處于可修改狀態(tài)下 圖8-27 元件修改后效果v(4) 重新“Make Device”。拖選整個元件，選擇菜單【Library】【Make Device】，出現(xiàn)如圖8-28所示對話框。v在圖8-28所示對話框中將“74LS373改為“74LS373.bus”，其他不變，然后單擊“Next選項，出現(xiàn)如圖8-29所示

9、選擇封裝對話框。圖8-28 Make Device對話框 圖8-29 選擇封裝對話框圖8-30 MODFILE屬性修改對話框圖8-31 選擇對應Data Sheet的對 話框v圖8-31所示對話框為選擇對應Data Sheet的對話框，可以不用修改。接著仍舊單擊“Next”，出現(xiàn)如圖8-32所示對話框。這個最好進行修改，第一個“Device Category參數(shù)可改為“74LS BUS”。具體方法是先單擊“New”，然后輸入“74LS BUS即可。第二個參數(shù)不變。修改后如圖8-33所示。圖8-32 修改元件所屬類別對話框 圖8-33 元件所屬類別改為“74LS BUS”到此，一個元件就修改好了

10、，可以選擇菜單【Library】【Make Manager】開元件庫管理器來管理自己的元件，如圖8-34所示。圖8-34 元件庫管理器也可以裝載圖8-35 拾取元件窗口自己修改的元件，如圖8-35所示。圖8-35 拾取元件窗口8.3 利用其他人制作的元件利用其他人制作的元件v有時我們會從網(wǎng)上或別人那里得到一些仿真模型，提供者一般會給出三樣東西：模型文件(一般為“.dll文件)、例子和庫文件。我們需要做的工作是先把“.dll文件拷貝到Proteus安裝目錄下的MODELS文件夾里，這樣附帶的例子就可運行了。如果還附帶有庫文件的話，就可以把“.lib文件拷貝到Proteus安裝目錄下的LIBRAR

11、Y文件夾里，以豐富自己的庫。這時，可以從Proteus的庫管理器中看到該庫文件。如果沒有附帶庫文件，就需要自行把仿真文件中的一些元件添加到自己的庫里面，這樣就可以在今后的設計中利用其他人制作的一些元件了，添加的具體方法如下。v(1) 首先把“.dll文件拷貝到Proteus安裝目錄下的MODELS文件夾里。v(2) 運行“.DSN”。這里隨便運行一個例子PIC12ADC.DSN，如圖8-36所示。圖8-36 例子PIC12ADC.DSN(3) 運行【Library】【Compile to library】菜單項，出現(xiàn)如圖8-37所示對話框，單擊“OK按鈕，這樣原理圖中所有元件將被添加到庫USE

12、RDVC.LIB中。圖8-37 將元件添加入庫的對話框(4) 我們可以到庫管理器中把不需要的元件刪除。運行菜單【Library】【Library Manager】項，出現(xiàn)如圖8-38所示的庫管理器對話框。圖8-38 元件庫管理器8.4 層次原理圖設計層次原理圖設計v和支持通常的多圖紙設計過程一樣，ISIS支持層次設計。對于一個較大、較復雜的電路圖，不可能一次完成，也不可能將這個電路圖畫在一張圖紙上，更不可能由一個人單獨來完成。利用層次電路圖可以大大提高設計速度，也就是將這種復雜的電路圖根據(jù)功能劃分為幾個模塊，由不同的人員來分別完成各個模塊，做到多層次并行設計。v本節(jié)將通過一個具體的例子(如圖8

13、-39所示)來介紹層次電路圖的基本概念和繪制層次原理圖的步驟與技巧。MASTER#RSFFRSQQ123U2:A74LS00456U2:B74LS00SLAVE#RSFFRSQQ121312U3:A74LS103456U3:B74LS10JKQQ1110U1:E74LS04CLK圖8-39是一個層次電路，其中MASTER和SLAVE為子電路，子電路的具體電路圖如圖8-40所示。v圖8-39 層次電路設計例圖層次電路設計的具體步驟如下。v1. 創(chuàng)建子電路v下面首先使用子電路工具建立層次圖。v(1) 單擊工具欄中的子電路工具，并在編輯窗口拖動，拖出子電路模塊，如圖8-41所示。從對象選擇器中選擇適

14、合的輸入、輸出端口，放置在子電路圖的左側和右側。端口用來連接子圖和主圖。一般輸入端口放在電路圖模塊的左側，而輸出端口放在右側，如圖8-42所示。 圖8-41 子電路圖模塊 圖8-42 添加子電路圖端口v(2) 直接使用端口編輯對話框編輯端口名稱，也可使用菜單命令【Tools】【Property Assignment Tool】編輯端口及子圖框的名稱。端口的名稱必須與子電路的邏輯終端名稱一致。v例如，將光標放在端口上單擊右鍵，在彈出的快捷菜單中選擇“Edit Properties”，然后輸入端口名稱即可，如圖8-43所示。本電路輸入端口分別是、，輸出端口是Q、。圖8-43 編輯端口名稱的下拉菜單

15、及參數(shù)輸入窗口v同樣，光標放在“SUB?”上，點右鍵，選擇“Edit Label”，輸入子電路名稱，如圖8-44所示?；蛘哌x中整個子電路模塊，點右鍵，選擇“Edit Properties”，如圖8-45及圖8-46所示，子圖框的“Name輸入“MASTER”(實體名稱)，“Circuit設置為“#RSFF”(電路名稱)。多個子電路可以具有同樣的“Circuit”(電路名稱)，如“#RSFF”，但是在同一個圖頁，每個子電路必須有唯一的子圖框名稱Name，如“MASTER和“SLAVE”。 圖8-44 子電路圖名稱編輯窗口 圖8-45 子電路模塊對 這時，子電路圖模塊如圖8-47所示。注：需要輸入

16、時，只需輸入“$R即可。 圖8-46 子電路圖框的編輯對話框 圖8-47 子電路圖模塊 圖8-46 子電路圖框的編輯對話框 圖8-47 子電路圖模塊v(3) 將光標放置在子圖上，點右鍵，并選擇菜單命令“Goto Child Sheet”(默認組合鍵為“Ctrl+C”)，這時ISIS加載一空白的子圖頁，如圖8-48所示。圖8-48 加載空白的子圖頁v(4) 編輯子電路。首先，在Proteus ISIS編輯環(huán)境中，輸入圖8-40的原理圖。然后，單擊工具箱中的按鈕，則相應的在操作界面的對象選擇器列出所包含的項目，如圖8-49所示?？筛鶕?jù)需要選擇相應對象。v需要電源時，選中對象編輯器中的“POWER”

17、，則在預覽窗口中出現(xiàn)電源信號的圖標，在原理圖中單擊，可在原理圖中添加電源符號，選中電源信號符號，拖到合適的位置，并將接地信號連接到電路。也可選中電源符號單擊，進入電源編輯對話框，在“String欄中分別輸入+15V、-15V，然后單擊“OK按鈕，完成電源的放置。v輸入/輸出終端是必須放置的。選中對象編輯器中的“INPUT/OUTPUT”，則在預覽窗口出現(xiàn)輸入/輸出端口的圖標，在原理圖中單擊，則可在原理圖中添加輸入/輸出端口，選中輸入/輸出端口符號，拖到合適的位置，并將輸入/輸出端口連接到電路。單擊輸入/輸出端口符號，進入編輯對話框，在“String欄中分別輸入輸入/輸出端口名稱，然后單擊“OK

18、按鈕，完成端口的放置，如圖8-40所示。v注意：這里的端口名稱必須與子電路框圖中一致。v(5) 子電路編輯完后，選擇菜單命令【Design】【Goto Sheet】，這時出現(xiàn)如圖8-50所示對話框，選擇“Root sheet1”，然后單擊“OK按鈕，即使ISIS回到主設計圖頁。v需要返回主設計頁也可以在子圖頁空白處單擊右鍵，選擇“Exit to Parent Sheet選項。 圖8-49 對象選擇器中內容 圖8-50 “Goto Sheet對話框(6) 單擊子電路圖框，進入子電路編輯對話框，可對子電路屬性進行編輯。如圖8-46所示，可在“Properties中輸入以下內容：U26=74LS00

19、v以此定義子電路圖中所使用元件為74LS00。v(7) 單擊“OK”，完成該對子電路的編輯，同時實現(xiàn)了電路的層次化。v層次電路圖8-39中另一子電路是SLAVE，其編輯方法同MASTER。v實際上，這里兩個子電路是一樣的，其電路名稱(Circuit)仍舊是“#RSFF”，子圖框名稱(Name)為“SLAVE”，所以可以采用復制的方法得到子電路SLAVE。具體操作是：先選中MASTER子模塊，然后選擇Block Copy工具進行塊復制，如圖8-51所示，之后點右鍵退出，對復制的子電路模塊進行屬性修改，其電路名稱Circuit保持為“#RSFF不變，子圖框名稱Name改為“SLAVE即可。圖8-5

20、1 塊的復制v如果新建子電路模塊(如實體名為“NEW”，電路名為“XX”)只有部分和前一子電路(如MASTER)內容相同時，可以采用以下方法進行創(chuàng)建。v(1) 單擊工具箱中“Sub-circuit按鈕，并在編輯窗口拖動，拖出子電路模塊。v(2) 從對象選擇器中選擇合適的輸入/輸出端口，放置在子電路模塊的左右兩側。v(3) 選中端口，直接編輯或使用“Property Assignment Tool對話框編輯端口名稱。v(4) 選中子圖模塊編輯子圖模塊，并設置實體名(Name)為“NEW”，電路名稱(Circuit)為“XX”。v(5) 將光標放在子圖，點右鍵，選擇“Goto Child Shee

21、t菜單項，ISIS將加載一個新的空白子圖頁。v(6) 在空白頁中編輯電路，具體方法如下：v在子圖中單擊右鍵，選擇“Exit to Parent Sheet菜單項，ISIS回到主設計圖頁；v將光標放在子圖模塊“MASTER上，點右鍵，選擇“Goto Child Sheet”，進入“MASTER子圖；v拖動鼠標，選取需要進行復制的電路部分，單擊工具欄中復制按鈕，將圖復制到剪切板；v在子圖中單擊右鍵，選擇“Exit to Parent Sheet菜單項，回到主設計頁；v將光標放在子圖模塊“NEW上，點右鍵，選取“Goto Child Sheet”，翻開“NEW子圖；v單擊工具欄中粘貼按鈕，則可將剪切

22、板上的圖粘貼至子圖“NEW中，粘貼后的子電路中元器件的標識需要重新進行排布，否則和“MASTER中的元件標識發(fā)生重復，具體方法如下：v選擇【Tools】【Global Annotator】菜單項，如圖8-52所示，打開全局標注器對話框，如圖8-53所示。其中，“Scope“為標注范圍，系統(tǒng)提供了兩種標注范圍，即“Whole Design”(整個設計)和“Current Sheet”(當前電路)；“Mode為標注模式，系統(tǒng)提供了兩種模式，即“Total”(綜合式)和“Incremental”(增量式)。這里可以選擇“Whole Design和“Total”，然后單擊“OK”，系統(tǒng)自動完成標注子電

23、路。v接著完成“New中除復制部分以外的電路；v編輯完“New中全部電路之后，在“NEW子圖中單擊右鍵，選擇“Exit to Parent Sheet”，回到主設計頁；v(7) 單擊子電路模塊，進入子電路編輯對話框，可在“Properties中添加子電路屬性，然后單擊“OK按鈕，完成對此子電路的編輯工作。v2. 將創(chuàng)建好的子電路放到主電路中合適的位置v按照圖8-39連接電路，完成層次電路的設計 圖8-52 選擇ToolsGlobal Annotator 圖8-53 全局標注器對話框8.5 模塊元器件的設計模塊元器件的設計在電路原理圖的設計過程中，為簡化電路的設計，增強電路的層次性，常常用到模塊

24、元器件。模塊元器件是一個特殊的元件，能夠定義為通過電路圖表示的模塊，能夠任意設定層次，由相對較復雜的電路組成。下面我們也通過一個實例來介紹其創(chuàng)建的方法，具體步驟如下。v(1) 新建ISIS設計文檔。v(2) 單擊工具欄中的“2D graphics box按鈕，則在對象選擇器中列出各種不同種類標注，選擇“COMPONENT選項，并在編輯窗口拖動，畫出元器件外形。v(3) 單擊“Device pin按鈕，在此模式下，對象選擇器出現(xiàn)各種引腳。選擇“DEFAULT項，并在編輯窗口單擊，將引腳放置到電路圖中適當?shù)奈恢茫鐖D8-54所示。v(4) 光標放在引腳上單擊右鍵，選中“Edit Propertie

25、s”(“Ctrl+E”)，打開引腳屬性對話框，如圖8-55所示，其包括以下可設置內容： 圖8-54 新建元器件模型 圖8-55 引腳屬性對話框vPin Name 引腳名稱。vDefault Pin Number 默認引腳編號。vDraw body 是否顯示引腳。vDraw name 是否顯示引腳名稱。vRotate Pin Name 是否旋轉引腳名稱。vDraw number 是否顯示引腳編號。vRotate Pin Number 是否旋轉引腳編號。vElectrical Type 引腳電氣類型。v這里，系統(tǒng)提供了8種引腳類型，分別為PS- Passive(無源器件引腳)、IP-Input(模

26、擬或數(shù)字元器件的輸入引腳)、OP-Output(模擬或數(shù)字元器件的輸出引腳)、IO-Bidirection(微處理器或RAM數(shù)據(jù)線引腳)、TS-Tristate(ROM的輸出引腳)、PU-Pull Up(發(fā)射極/源極的開路輸出)、PD-Pull Down(集電極/漏極的開路輸出)和PP-Power Pin(電源/地引腳)。本電路中三個引腳可設置為如表8-1所示的類型。設置完成后，單擊“OK按鈕，完成引腳設置。v(5) 光標放在圖塊上，單擊右鍵，選中“Edit Properties”(“Ctrl+E”)打開屬性對話框，如圖8-56所示，在此可設置圖塊的線性、填充色等，也可采用默認設置，直接選擇“

27、Cancel即可。圖8-56 圖塊屬性編輯對話框v(6) 單擊工具箱中的“2D graphics text按鈕，則在對象選擇器中列出各種不同標注，選擇“COMPONENT選項，并在圖塊中單擊，進入“Edit 2D Graphics Text對話框，如圖8-57所示。在“String中輸入“VCO”，并根據(jù)要求設置字體格式和位置等，然后單擊“OK確認退出。v(7) 單擊工具箱中的“2D graphics text按鈕，選擇“PIN選項，同上，編輯引腳文本，得到的模塊如圖8-58所示。圖8-57 Edit 2D Graphics Text對話框圖8-58 編輯后的模塊 v(8) 拖動鼠標選中模塊，

28、翻開【Library 】【Make Device】菜單項，呈現(xiàn)“Make Device對話框，如圖8-59所示。在“Device Name中輸入“VCO”，在“Reference Prefix中輸入“U”，在“External Module中輸入“VCO”，然后單擊“Next”。 圖8-59 Make Device對話框v(9) 一直單擊“Next”，直至進入如圖8-60所示的對話框。v(10) 單擊第一個“New按鈕，打開一個新建目錄對話框，如圖8-61所示，輸入“USE”，作為新建目錄的名稱，然后單擊“OK完成。這時，在拾取元件窗口內(“Device Category列表框中)即出現(xiàn)“US

29、E”。 圖8-60 Make Device對話框 圖8-61 新建目錄對話框v至此完成該模塊元器件的創(chuàng)建， 但此模塊元器件的內容還是空的，下面繼續(xù)介紹怎樣建立它的層次結構。v(1) 單擊工具箱中的“Component按鈕。v(2) 選擇【Library 】【Pick Device/Symbol】菜單項，打開拾取元件對話框，或者直接單擊對象選擇器上方的“P按鈕。v(3) 在關鍵字區(qū)域輸入“VCO”，則會列出相應元件。選擇“VCO”，單擊“OK按鈕，即可將“VCO添加到設計文檔。v(4) 在對象選擇器中選擇“VCO”，并在編輯區(qū)單擊鼠標，則可把“VCO元件放置于設計文檔。v(5) 光標放在元件上，

30、單擊右鍵，從彈出的快捷菜單中選擇“Edit Properties”，進入元器件編輯對話框，如圖8-62所示。在“Component Reference文本框中輸入“VCO1”，“Component Value文本框中輸入“VCO”，并選中“Attach hierarchy module復選框，確保元器件參考號和元器件值適合電路實體名和電路名。v(6) 設置完成后，單擊“OK按鈕，結束編輯。v(7) 將光標放在模塊元件上，單擊右鍵，選擇“Goto Child Sheet”，ISIS將會加載一個空白頁。圖8-62 元件編輯對話框 (8) 在此空白頁中編輯如圖8-63所示電路，電路元器件列表見表8-

31、2所示，添加電路的基本步驟如下。VS1VALUE=/G12.0*3.141592+-C11FAVS1VALUE=2.5*(1+SIN(V(A,B)*)R11C210pFAD1ADCVTL=2VHL=3VTH=4VHH=3D1DIODED2DIODEOP圖8-63 模塊元件內部電路v首先放置輸入/輸出端。單擊工具箱中的“Inter-sheet Terminal按鈕，在對象選擇器中列出所包含項目，分別選中“INPUT和“OUTPUT”，則在預覽窗口出現(xiàn)輸入/輸出端口的圖標，在原理圖中單擊，即可在圖中添加兩個輸入端口和一個輸出端口，拖動并放置到合適的位置。選中輸入/輸出端口符號單擊，進入端口屬性編輯

32、對話框，分別將輸入端口定義為“+”和“-”，輸出端口定義為“OP”，單擊“OK”，完成對端口的編輯。v 按照圖8-63和表8-2添加元器件，并連線。v 對電路進行編輯。v光標放在“AD1上，單擊鼠標右鍵，從彈出的快捷菜單中選擇“Edit Properties”(“Ctrl+E”)，進入元器件編輯對話框，如圖8-64所示。圖8-64 AD1元件屬性編輯對話框v在“Other Properties文本框中輸入以下信息：vVTL=2vVHL=3vVTH=4vVHH=3v光標放在“AVS1上，單擊鼠標右鍵，從彈出的快捷菜單中選擇“Edit Properties”(Ctrl+E)，進入元器件編輯對話框，

33、在“Other Properties文本框中輸入“VALUE=2.5*(1+SIN(V(A,B)*)”。v光標放在“VS1上，單擊鼠標右鍵，從彈出的快捷菜單中選擇“Edit Properties(Ctrl+E)”，進入元器件編輯對話框，在“Other Properties文本框中輸入“VALUE=/”。v 在編輯頁的空白處點右鍵，選擇“Exit to Parent Sheet”，回到主設計頁。v 選中模塊元器件，進入元器件屬性編輯對話框，如圖8-65所示。在“All Properties中輸入以下信息：vFMIN=750vGAIN=50v定義子電路中頻率和增益的取值。v 單擊“OK”，完成對子

34、電路的編輯。v當需要使用此子電路時，將其放在合適的位置進行連線和編輯即可。圖8-65 模塊元器件屬性編輯對話框8.6 網(wǎng)絡表文件的生成網(wǎng)絡表文件的生成v無論是簡單的原理圖還是層次原理圖都包括兩類信息，即圖形和電氣連線。生成網(wǎng)絡表的過程就是提取電氣數(shù)據(jù)并用一種其他CAD程序能夠使用的格式表示這些數(shù)據(jù)。但是，大多數(shù)供應商都是自成系統(tǒng)，所以網(wǎng)絡表文件并沒有統(tǒng)一的標準。在這種情況下，Proteus使用自己的文件格式，稱為“SDF(Schematic Description Formation)”，它設計緊湊，可讀性好，非常容易處理，同時也是一種開放的文件格式。8.6.1 網(wǎng)絡的相關概念網(wǎng)絡的相關概念v

35、所謂一個網(wǎng)絡(net)就是彼此連接在一起的一組引腳。ISIS中的引腳由它所在元件的連接關系來定義，包括電氣接口類型、引腳名或引腳號。網(wǎng)絡可以被命名，網(wǎng)絡表編譯器的一個作用就是合并所有同名的網(wǎng)絡，各組引腳的連接關系不一定需要用連線來表示，如果一個元件或幾個元件的幾個引腳同名，這些引腳會被認為在內部是互連的，這對于避免在一頁上有過多交叉連線是非常有用的，同時這也為多頁設計當中確定連接關系提供了方便。v以下兩種命名方式會被認為是一個網(wǎng)絡：同一個線標號連接到一個網(wǎng)絡和同一個邏輯終端連接到一個網(wǎng)絡。如果以上情況使用了不同的名字，網(wǎng)絡將呈現(xiàn)所有的名字，而且合并任何一個與這些名字相同的其他網(wǎng)絡。最終的SDF

36、文件將選擇其中一個作為網(wǎng)絡名。網(wǎng)絡名按優(yōu)先級遞減順序排列為v電源線和隱藏電源引腳 Power Rails & Hidden Power Pins；v雙向終端 Bi-Directional Terminals；v輸出終端 Output Terminals；v輸入終端 Input Terminals；v一般終端 Generic Terminals；v總線單元和線標號 Bus Entries & Wire Labels。v作為特殊情況，未命名的電源終端被認為是VCC，未命名的地終端被認為是GND。v網(wǎng)絡名可以包含文字和數(shù)字符號、減號()、下劃線(_)，還可以用空格、感嘆號(!)和星號

37、(*)，其中感嘆號(!)和星號(*)具有特殊意義(后面將要提到)。另外，網(wǎng)絡名對英文字母的大小寫是有區(qū)別的。v元件庫中的許多芯片都有隱藏的電源引腳。網(wǎng)絡表生成器遇到這種情況將創(chuàng)建一個新的網(wǎng)絡，并把隱藏引腳的名字分配給它。例如，一個7400將生成兩個網(wǎng)絡，14引腳VCC和7引腳GND。因為所有同名網(wǎng)絡都會被合并，所以所有同名引腳會被連到一起。在一些設計中，特別當CMOS和TTL邏輯混合時，用戶需要將兩組隱藏的電源引腳連接在一起，比如VCC和VDD、GND和VSS。這可以通過放置兩個Generic Terminal，然后連線它們，如圖8-66所示，并用合并的網(wǎng)絡名標識它們。例如PSU(Power

38、Supply Unit)電路的輸出端，經(jīng)常要連接好幾個終端。 圖8-66 兩組隱藏的電源引腳連接在一起的方法VI1VO3GND2U17805GNDVSSVCCVDDv有些時候需要讓隱藏的電源引腳連到不同的網(wǎng)絡，這可以通過給帶有隱藏電源引腳的元件添加用戶名屬性來實現(xiàn)。例如7404，當設置屬性VCCVCC1，將強迫引腳14連接到VCC1。注意，在多元素元件(復合元件)中，比如7404，必須為所有的子元件添加這個屬性。操作的具體方法是，將光標放在元件上單擊右鍵，選擇“Edit Properties”(如圖8-67所示)，打開圖8-68中的“Edit Component對話框，通過單擊“Edit Co

39、mponent對話框上的“Hidden Pin按鈕可以看到和編輯分配到元件的隱藏引腳的名字，如圖8-68上面的小窗口所示。v在層次電路的設計中，如果需要在一個子頁上做一個直連到另一頁(Root或者Child)的連接，全局網(wǎng)絡是非常有用的。圖8-67 右鍵屬性窗口 圖8-68 Edit Component對話框v通常，用VSM調試一個設計時會有這種要求。ISIS網(wǎng)絡中的感嘆號(！)作為全局網(wǎng)絡的一個標識。例如，標有“！CLK的終端將被認為連接到其他所有標有“！CLK的終端上，也連接到根頁面(主設計圖)上僅標有CLK的終端上。但對電源網(wǎng)絡，卻不需要這樣做，除非沒有在【Design】【Edit De

40、sign Properties】對話框上取消“Global Power Nets？”選項。另外，未命名的電源和地實際上被認為是“！VCC和“！GND”，所以也是全局的。v連接復合元件的內部子件(Inter-Element Connections for Multi-Element Parts)用來處理VSM模塊創(chuàng)建時的不確定性。例如一個雙路OP放大器1458(如圖8-69所示)，很明顯，這個模塊是由兩個子件組成的復合元件，它們共用電源連接。如果1458只在OPAMP A上畫有電源引腳，怎樣確定OPAMP B的電源連接呢? 可以通過在A子件上加一個網(wǎng)絡名為“*V+”的終端，來確定連接到同一個母元

41、件的所有子件的對應網(wǎng)絡上，也就是說，實現(xiàn)方法是通過把星號(*)作為前導符號。vISIS支持總線引腳和總線引腳之間的連線。通常情況下，直接劃線操作即可，但在較復雜的情況下就必須注意ISIS的處理方法。在網(wǎng)絡表編輯器中，所有的總線單元(引腳、終端和模塊端口)都被分配一個總線范圍。這要按照一定基準和寬度來執(zhí)行，例如，總線 D0.7的基準為0，寬度為8。ISIS總線連接的基本原理是總線上所有單元(除了結點處由總線標號)都按照基準對齊來連接。例如，兩個總線引腳 D0.3和Q4.7連接，如果沒有特定的標號，則D0連到Q4，D3連到Q7，以此類推。即使被連接的總線引腳是同一總線的不同段，基準原則仍然適用。不

42、過為了使原理圖清晰易讀，用戶一般都用總線標號進行標注，如圖8-70所示。 1 2 3 4 5 6 7 8 - - + + A B 圖8-69 雙路OP放大器1458圖8-70 總線引腳和總線引腳之間的連接v基準對齊原則唯一的例外情況是，在一個總線結點處匯集了幾個總線段。這種情況下，總線段(Bus Section)以Like bit原則來組合。如圖8-71所示的例子顯示了一些總線引腳如何用總線標號來表示交叉連接的。X0.7X0.3X4.7D0.3D4.7Q0.3Q4.7BB1BUSBOX4D0.7Q0.7BB2BUSBOX8 圖8-71 總線引腳的交叉連接v在這個例子中，Q0連到D4，Q1連到D

43、5，Q4連到D0，Q5連到D1，以此類推。需要強調的是，總線標號選擇與總線引腳名是完全沒有關聯(lián)的。再次強調，基準對齊原則除了總線標號處以外，適用所有的情況。所以Q0.3和X4.7之間的連接關系是Q0連到X4，Q1連到X5，等等。v總線連接也可以像普通連線一樣，不使用實際連線而通過使用總線標號和總線終端來實現(xiàn)，如圖8-72所示。v如果省略了總線終端或標號范圍，則使用所連接的總線段的范圍?？偩€范圍按如下規(guī)則確定。D0.3D4.7Q0.3Q4.7BB1BUSBOX4D0.3D4.7Q0.3Q4.7BB2BUSBOX4X0.3X4.7X0.3X4.7圖8-72 使用總線標號和總線終端連接總線v如果在總

44、線段中有總線標號，這些標號將以Like bit原則組合。比如，某個結點上有X0.3和X4.7，將在該點上創(chuàng)建X0.7總線，若有X4.7和X8.11，則創(chuàng)建X4.11。v如果總線段上沒有總線標號，則認為基準是0(因為引腳總是按基準對齊的)，寬度是最寬的引腳?？紤]如圖8-73所示的省略了總線標號范圍的連接 D0.3D4.7Q0.3Q4.7BB1BUSBOX4D0.3D4.7Q0.3Q4.7BB2BUSBOX4XXXX圖8-73 省略了總線標號范圍的連接v因為終端X的范圍總是X0.3，所以圖8-73實際上是將4條總線引腳連在一個4位總線上，而不是在Q與D之間創(chuàng)建8位總線。v注意：沒有連接到總線引腳或

45、者不帶有總線范圍標號或終端的總線段在ISIS中是不允許的，因為ISIS不能確定其內部連接的獨立位的名字和編號。應該如圖8-74所示這樣使用。v有些情況下，需要把一個大的總線拆分成幾個小總線，如圖8-75所示，這里BUSBOX8的8位輸出Q0.7被分成2個4位總線連到4_bit_wotsit子電路模塊。在X4.7到D0.3的連接應用了基準對齊原則，可得到正確結果。標號X0.7在這個例子中實際上是多余的，但不會影響正確性。 X0.7Y0.7圖8-74 正確的使用方法 X0.3X4.7X0.7D0.7Q0.7BB1BUSBOX8D0.3M14_bit_wotsitD0.3M24_bit_wotsit 圖8-75 總線的拆分 v綜上所述，牢記以下兩點：一是基準對齊原則，除非是總線標號在一個總線結點處被合并；二是僅在簡單設計中使用沒有范圍的總線終端標號，沒有標號的總線終端或模塊端口將采用0基準。v8.6.2 網(wǎng)絡表的生成網(wǎng)絡表的生成v選擇【選擇【Tools】【Netlist Complier】菜單】菜單項可以彈出一個對話框，如圖項可以彈出一個對話框，如圖8-76所示。在所示。在該對話框中可設置要生成的網(wǎng)絡表的輸出形該對話框中可設置要生成的網(wǎng)絡表的輸出形式、形式、范圍、深度及格式。大多數(shù)情況，式、形式、范圍、深度及格式。大多數(shù)情況，缺省設置就可以了。單