南理工電類綜合實(shí)驗(yàn)報(bào)告FM調(diào)制解調(diào)的數(shù)字實(shí)現(xiàn)

1、電類綜合實(shí)驗(yàn)仿真報(bào)告實(shí)驗(yàn)課題： FM調(diào)制解調(diào)的數(shù)字實(shí)現(xiàn) 指導(dǎo)教師： 劉光祖 學(xué)生姓名： 院系： 電光學(xué)院專業(yè)： 通信與信息系統(tǒng)實(shí)驗(yàn)時(shí)間：至一、實(shí)驗(yàn)背景1. FPGA簡(jiǎn)介FPGA（FieldProgrammable Gate Array，現(xiàn)場(chǎng)可編程邏輯門陣列）是在PAL、GAL、CPLD等可編程邏輯器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物，是專用集成電路領(lǐng)域一種半定制的集成數(shù)字芯片，其最大特點(diǎn)是現(xiàn)場(chǎng)可編程，既解決了全定制電路的不足，又克服了原有可編程邏輯器件門電路數(shù)有限的缺點(diǎn)。FPGA的內(nèi)部結(jié)構(gòu)由CLB、RAM、DCM、IOB、Interconnect等構(gòu)成。如下給出了FPGA的最典型的結(jié)構(gòu)：FPGA開發(fā)的

2、一般流程： 1(a) 1(b)2. DE2-115開發(fā)板簡(jiǎn)介本實(shí)驗(yàn)中所用開發(fā)板為Altera公司的DE2-115。如下為開發(fā)板的配置列表： Altera Cyclone® IV 4CE115 FPGA 器件 Altera 串行配置芯片： EPCS64 USB Blaster 在線編程；也支持JTAG和AS可編程方式 2MB SRAM 兩片 64MB SDRAM 8MB Flash memory SD卡插槽 4個(gè)按鈕 18個(gè)滑動(dòng)開關(guān) 18個(gè)紅色LED 9個(gè)綠色LED 50M時(shí)鐘源 24位音頻編解碼器，麥克風(fēng)插孔 電視解碼 RJ45 2G以太網(wǎng)接口 VGA連接器 含有USB_A和USB_

3、B連接器的主從控制器 RS232收發(fā)器和9針連接器 PS/2鼠標(biāo)和鍵盤連接器 紅外接收器ControlPanel是開發(fā)板自帶的一個(gè)工具軟件，可以通過該軟件提供的圖形界面直接對(duì)FPGA上的各個(gè)外設(shè)進(jìn)行操作。通過該操作可以確認(rèn)PC機(jī)與開發(fā)板的連接是否正確，開發(fā)板的硬件工作是否正常。ControlPanel的安裝過程如下：確保QUARTUS II 10.0 或以上版本能被成功安裝；將開關(guān)RUN/PROG切換到RUN位置；將USB接線連接至USB驅(qū)動(dòng)端口，供12V電源并打開開關(guān)；打開主機(jī)上的可執(zhí)行文件DE2_115_ControlPanel.exe，controlPanel的用戶界面如下：DE2_11

4、5_ControlPanel.exe一旦被啟動(dòng)，DE2_115_ControlPanel.sof程序流文件將會(huì)被自動(dòng)加載；如果未連接，點(diǎn)擊CONNECT，點(diǎn)sof文件將會(huì)重新加載到板子上；注意，控制面板將會(huì)占用一直到你關(guān)閉那個(gè)端口，除非你關(guān)閉USB端口，否則你不能使用QUARTUS II來下載文件；控制面板現(xiàn)在可以使用了，通過設(shè)置一些LED燈ON/OFF的狀態(tài)來觀察DE2-115上的狀態(tài)。JTAG配置FPGA如下左圖所示：開發(fā)板代碼設(shè)計(jì)流程如上右圖所示。3. A/D、D/A擴(kuò)展板AD、DA擴(kuò)展板是利用HSMC接口進(jìn)行擴(kuò)展的子卡，相當(dāng)于FPGA的一個(gè)外設(shè)。擴(kuò)展板提供兩路65M，14位采樣分辨率的

5、ADC以及兩路125M，14位采樣精度的DAC。采樣時(shí)鐘設(shè)置靈活可以采用多種形式。信號(hào)輸入和輸出采用變壓器耦合方式，頻率范圍為0.1MHz800MHz。ADC的基本參數(shù)：集成雙端口14位AD；3V供電（）；SNR=71.6dB；固定的模擬輸入范圍0V2V二、實(shí)驗(yàn)原理本實(shí)驗(yàn)利用DE2-115開發(fā)板及AD、DA擴(kuò)展板實(shí)現(xiàn)一個(gè)數(shù)字式FM調(diào)制解調(diào)器，并要求測(cè)試調(diào)制解調(diào)器的功能和解調(diào)性能。1. 基本原理FM調(diào)制信號(hào)的時(shí)域及頻域波形FM信號(hào)的解調(diào)方法主要分為以下兩種：(1) 鑒相法：鑒相法指的是利用鑒相電路將已調(diào)載波中的相位信息提取出來，再對(duì)相位信息求導(dǎo)即可得到調(diào)制信號(hào)，鑒相的方法可以鑒相的方法可以是模擬

6、的也可以是數(shù)字的。(2) 鑒頻法：鑒頻法指的是利用鑒頻器直接將已調(diào)載波中的瞬時(shí)頻率提取出來，鑒頻方法主要有兩種，一種是將FM信號(hào)經(jīng)過頻幅轉(zhuǎn)換網(wǎng)絡(luò)，轉(zhuǎn)換成調(diào)頻-調(diào)幅波，再經(jīng)過調(diào)幅解調(diào)得到調(diào)制信號(hào)。另一種是將FM信號(hào)經(jīng)過頻相轉(zhuǎn)換網(wǎng)絡(luò)轉(zhuǎn)換成調(diào)頻-調(diào)相波，在經(jīng)過鑒相器得到調(diào)制信號(hào)。2. 調(diào)制實(shí)現(xiàn)FM調(diào)制的數(shù)字實(shí)現(xiàn)最直接的方法就是利用DDS技術(shù)。DDS是通過控制相位累加器的累加增量值來改變相位累加器的循環(huán)頻率。再通過相位累加器對(duì)波形表進(jìn)行查表得到所需頻率的輸出信號(hào)。其工作原理決定了我們可以很容易的改變輸出波形的頻率和相位。基于DDS的基本原理，模擬調(diào)制方法中的直接法和間接法在DDS技術(shù)中實(shí)際上是統(tǒng)一的，

7、因?yàn)镈DS實(shí)現(xiàn)過程中的相位累加器實(shí)際上可以看做是一個(gè)積分器，而相位累加器的輸出實(shí)際上就代表了信號(hào)的瞬時(shí)相位。如下為DDS實(shí)現(xiàn)的FM調(diào)制器框圖：數(shù)字FM實(shí)現(xiàn)的改進(jìn)方案：由于FM是一種非線性調(diào)制，因此已調(diào)信號(hào)的頻譜寬度會(huì)大大展寬，而在實(shí)際應(yīng)用中很多時(shí)候通信信道都是帶限的，為了防止不同頻道之間的干擾對(duì)信號(hào)的邊帶抑制都有嚴(yán)格規(guī)定，而上述調(diào)制的實(shí)現(xiàn)方案實(shí)際上并沒有考慮邊帶抑制的問題。根據(jù)對(duì)FM信號(hào)的數(shù)學(xué)表達(dá)式的分析在最簡(jiǎn)單的單音調(diào)制下，已調(diào)信號(hào)的邊頻分量理論上是無限多的，其幅度按照貝塞爾函數(shù)的規(guī)律下降的，因此不能有效進(jìn)行邊帶抑制。為了有效的進(jìn)行邊帶抑制可以采用如下左圖改進(jìn)結(jié)構(gòu)3. 解調(diào)實(shí)現(xiàn)FM的數(shù)字解調(diào)

8、可以采用鑒相法：接收信號(hào)先經(jīng)過正交下變頻變?yōu)榱阒蓄l信號(hào)，然后根據(jù)調(diào)制信號(hào)帶寬進(jìn)行適當(dāng)倍數(shù)抽取以降低運(yùn)算量。正交解調(diào)得到的零中頻信號(hào)可以計(jì)算出接收信號(hào)的瞬時(shí)相位，再通過對(duì)瞬時(shí)相位進(jìn)行差分得到最后的解調(diào)信號(hào)。實(shí)現(xiàn)過程中的正交下變頻以及抽取、差分等運(yùn)算都是數(shù)字信號(hào)處理中的常見算法比較容易實(shí)現(xiàn)，實(shí)現(xiàn)比較困難的是求相位運(yùn)算，這一步運(yùn)算包含了除法以及反正切運(yùn)算，運(yùn)算量較大。實(shí)現(xiàn)的方法一般有兩種，一種是查表法，查表法在精度要求較高時(shí)需要很大的數(shù)據(jù)存儲(chǔ)量。另一種方法是利用Cordic算法來求解，由于Cordic算法的核心思想是通過迭代運(yùn)算來逼近所求的非線性函數(shù)的函數(shù)值，因此高精度的運(yùn)算需要較多的迭代次數(shù)。因此

9、雖然硬件消耗量較少，但是很難滿足較高吞吐率的運(yùn)算。具體方法的選擇需要考慮實(shí)際情況來決定。簡(jiǎn)化方案：如果實(shí)現(xiàn)精度要求不高，那么可以對(duì)算法進(jìn)行一些簡(jiǎn)化處理，考慮到解調(diào)的關(guān)鍵實(shí)際上是計(jì)算信號(hào)相位值得變化率，在數(shù)字域?qū)嶋H上就是計(jì)算前后兩個(gè)采樣點(diǎn)所表示的載波相位值之差。因此可以考慮計(jì)算相鄰兩個(gè)采樣點(diǎn)所代表的載波相位之差的三角函數(shù)值?？紤]到當(dāng)很小的時(shí)候，因此：4. 實(shí)驗(yàn)要求本實(shí)驗(yàn)基于FPGA開發(fā)板（DE2-115）和AD/DA板（THDB-ADA）設(shè)計(jì)數(shù)字FM調(diào)制解調(diào)器按照FM調(diào)制的實(shí)現(xiàn)框圖，設(shè)計(jì)一個(gè)FM數(shù)字調(diào)制器，完成對(duì)設(shè)定波形的FM數(shù)字調(diào)制。并驗(yàn)證調(diào)制信號(hào)的正確性。按照FM解調(diào)的實(shí)現(xiàn)框圖，選擇合理方案

10、設(shè)計(jì)一個(gè)FM數(shù)字解調(diào)器，完成對(duì)輸入已調(diào)信號(hào)的FM數(shù)字解調(diào)，并驗(yàn)證其功能及性能。將設(shè)計(jì)好的FM調(diào)制器代碼下載到演示板，調(diào)制信號(hào)由FPGA內(nèi)部產(chǎn)生，設(shè)置調(diào)參數(shù)，包括載波頻率，調(diào)制信號(hào)頻率，調(diào)制波形及最大頻偏。用示波器觀察DAC輸出的已調(diào)載波的時(shí)域波形，并利用Signal_tap盡可能多的記錄送給DAC的數(shù)據(jù)，并繪出頻譜圖。將設(shè)計(jì)好的FM解調(diào)器代碼下載到演示板，利用函數(shù)信號(hào)發(fā)生器產(chǎn)生已調(diào)的FM調(diào)制信號(hào)，并設(shè)定好各項(xiàng)參數(shù)。用示波器觀察DAC輸出端的解調(diào)時(shí)域波形，并利用Signal_tap記錄送給DAC的數(shù)據(jù)，并繪出頻譜圖。逐步減小輸入波形幅度，觀察解調(diào)結(jié)果，找出解調(diào)器工作的門限電平并記錄。利用按鍵或者

11、通信接口改變調(diào)制器和解調(diào)器的工作參數(shù)并通過觀察記錄輸出波形驗(yàn)證參數(shù)改變的正確性。設(shè)計(jì)要求包括基本要求和提高要求兩部分。基本要求如下：要求調(diào)制信號(hào)為正弦波，輸入幅度為調(diào)制信號(hào)頻率為100kHz，最大頻偏為100kHz，載波頻率為3MHz。輸入已調(diào)載波信號(hào)峰峰值幅度不超過1V，調(diào)制信號(hào)頻率不大于50kHz，載波頻率為3MHz的正弦波。提高要求如下：利用按鍵或通信接口實(shí)現(xiàn)對(duì)調(diào)制解調(diào)器的參數(shù)配置要求可以在一定范圍內(nèi)任意設(shè)置，最大頻偏，載波頻率等參數(shù)。減小解調(diào)器輸入端信號(hào)幅度，觀察并記解調(diào)門限電平。三、實(shí)驗(yàn)過程1. 實(shí)驗(yàn)結(jié)果在一個(gè)星期的時(shí)間里，我們小組（兩人：徐皖峰，汪錦）基本完成了實(shí)驗(yàn)設(shè)計(jì)的要求，通過

12、Altera的Quratus軟件上verilog編程完成了相應(yīng)地功能。實(shí)驗(yàn)結(jié)果的截圖在下面展示： 開發(fā)板實(shí)物圖如下： 實(shí)現(xiàn)調(diào)制信號(hào)的輸出，通過鍵控輸入的方式調(diào)整頻偏： 實(shí)現(xiàn)調(diào)制信號(hào)的解調(diào)，信號(hào)發(fā)生器產(chǎn)生的信號(hào)為： SignalTap抓取到的不同情況下的調(diào)制解調(diào)信號(hào)為：2. 結(jié)果分析由上面示波器的輸出波形以及SignalTap抓取到的信號(hào)可以看出，我們的實(shí)驗(yàn)設(shè)計(jì)(verilog程序)仿真是滿足實(shí)驗(yàn)要求的，而且對(duì)于實(shí)驗(yàn)的提高要求做出了鍵控頻偏的改進(jìn)，這一點(diǎn)也是成功的。3. 總結(jié)通過這一個(gè)星期的電類綜合實(shí)驗(yàn)我對(duì)FPGA，DE2-115開發(fā)板，QUARTUS II軟件的使用，F(xiàn)M信號(hào)調(diào)制解調(diào)的數(shù)字實(shí)現(xiàn)

13、有了一定的基本了解。從剛開始的不會(huì)到后面可以熟練使用實(shí)驗(yàn)室設(shè)備，我從中學(xué)到了很多，更多地了解到一些跟電類相關(guān)的實(shí)驗(yàn)設(shè)備的使用?；仡櫿麄€(gè)設(shè)計(jì)過程，發(fā)現(xiàn)自己真的有很多不足，真是書到用時(shí)方恨少。在課程設(shè)計(jì)過程中，學(xué)到了很多有關(guān)電子技術(shù)理論和實(shí)際方面的知識(shí)，從理論中得出結(jié)論，才能真正的提高自己的實(shí)際動(dòng)手能力和獨(dú)立能力，從中獲得經(jīng)驗(yàn)和知識(shí)。附錄：本次實(shí)驗(yàn)中的verilog代碼如下：module DE2_115_ADDA_TOP( CLOCK_50, ADC_CLK_A,ADC_CLK_B,ADC_DA,ADC_DB,ADC_OEB_A,ADC_OEB_B,ADC_OTR_A,ADC_OTR_B,DAC_

14、CLK_A,DAC_CLK_B,DAC_DA,DAC_DB,DAC_MODE,DAC_WRT_A,DAC_WRT_B,OSC_SMA_ADC4,SMA_DAC4 ,SW_0,SW_1 );input CLOCK_50;output ADC_CLK_A;output ADC_CLK_B;input 13:0ADC_DA;input 13:0ADC_DB;output ADC_OEB_A;output ADC_OEB_B;input ADC_OTR_A;input ADC_OTR_B;output DAC_CLK_A;output DAC_CLK_B;output 13:0DAC_DA;outpu

15、t 13:0DAC_DB;output DAC_MODE;output DAC_WRT_A;output DAC_WRT_B;input OSC_SMA_ADC4;input SMA_DAC4;input SW_0;input SW_1;/=/ REG/WIRE declarations/=assign DAC_WRT_B = CLK_125; /Input write signal for PORT Bassign DAC_WRT_A = CLK_125; /Input write signal for PORT Aassign DAC_MODE = 1; /Mode Select. 1 =

16、 dual port, 0 = interleaved.assign DAC_CLK_B = CLK_125; /PLL Clock to DAC_Bassign DAC_CLK_A = CLK_125; /PLL Clock to DAC_Aassign ADC_CLK_B = CLK_65; /PLL Clock to ADC_Bassign ADC_CLK_A = CLK_65; /PLL Clock to ADC_Aassign ADC_OEB_A = 0; /ADC_OEAassign ADC_OEB_B = 0; /ADC_OEB/wire 13:0sin10_out;wire 1

17、3:0sin_out;wire 13:0comb;wire g = 0;wire v = 1;pll pll_100 ( .inclk0(CLOCK_50), .pllena(v), .areset(g), .c0 (CLK_125), .c1(CLK_65) );wire 15:0sin_100k;fm_100k_stfm_100k_st_inst(.phi_inc_i(3435973),.clk(CLK_125),.reset_n(v),.clken(v),.fsin_o(sin_100k),.fcos_o(),.out_valid();wire 13:0sin_3M; wire 31:0

18、det;assign det=$signed(sin_100k)*$signed(SW_1=1?(SW_0=1?400:300):(SW_0=1?200:100);assign DAC_DB13:0 =sin_3M13,sin_3M12:0; /調(diào)制 上fc_3M_stfc_3M_st_inst(.phi_inc_i(103079215),.clk(CLK_125),.reset_n(v),.clken(v),.freq_mod_i(det),.fsin_o(sin_3M),.fcos_o(),.out_valid();wire 13:0sin_3m; wire 13:0cos_3m; / A

19、DC_DAfmod_3M_stfmod_3M_st_inst(.phi_inc_i(206158430),.clk(CLK_65),.reset_n(v),.clken(v),.fsin_o(sin_3m),.fcos_o(cos_3m),.out_valid();wire13:0ADC_DA_tran;/補(bǔ)碼assignADC_DA_tran13 = ADC_DA13;assignADC_DA_tran12:0 = ADC_DA12:0;reg 27:0fm_I; reg 27:0fm_Q; always(posedge CLK_65)begin fm_I27:0 =$signed(cos_

20、3m)*$signed(ADC_DA_tran); fm_Q27:0 =$signed(sin_3m)*$signed(ADC_DA_tran)*$signed(-1);endreg 13:0fir_I0; reg 13:0fir_Q0; fir0_astfir0_ast_inst(.clk(CLK_65),.reset_n(v),.ast_sink_data(fm_I26:13), /25 溢出.ast_sink_valid(v),.ast_source_ready(v),.ast_sink_error(g),.ast_source_data(fir_I0),.ast_sink_ready( ),.ast_source_valid( ),.ast_source_error( );fir0_astfir1_ast_inst(.clk(CLK_65),.reset_