流水線乘法器

1、 EDA課程設(shè)計報告 題目： 流 水 線 乘 法 器 的 輸 入 設(shè) 計 班級：電科1303 學(xué)號： 1402130312 1402130309 姓名： 谷南南 吳佳立 2016 年 5月 目錄l一 設(shè)計任務(wù)及目標(biāo)31.1程序設(shè)計目標(biāo)：31.2程序運行環(huán)境：3l二 程序工作原理32.1程序原理32.2 程序電路：4l三 課程總結(jié)63.1學(xué)習(xí)感悟：6l四 參考文獻6 llllll 一 設(shè)計任務(wù)及目標(biāo)1.1程序設(shè)計目標(biāo)：流水線是讓生產(chǎn)制造變得有條有序的一種生產(chǎn)模式和機器，大大的提高生產(chǎn)率，是現(xiàn)代化企業(yè)最常用的方式！那么生產(chǎn)中有些流水線就是以乘法為基本計算，所以我們的目標(biāo)就是設(shè)計一個乘法流水線程序。

2、1.2程序運行環(huán)境：本次我們的程序都是在Quartus 軟件為編譯環(huán)境下進行的。l 二 程序工作原理2.1程序原理8位流水線乘法累加器的設(shè)計是以原理圖為工程，以VHDL文本描述和宏功能模塊混合輸入實現(xiàn)的。library IEEE;use IEEE.STD_LOGIC_1164.all;use IEEE.STD_LOGIC_ARITH.all;use IEEE.STD_LOGIC_UNSIGNED.all;entity Cfq isport(clk :in  std_logic;a :in  std_logic_VE

3、CTOR(7 downto 0);b :in  std_logic_VECTOR(7 downto 0);cout:out std_logic_VECTOR(15 downto 0);end Cfq;architecture Cfq of Cfq issignal a1,b1:std_logic_vector(3 downto 0);signal a2,b2:std_logic_vector(7 downto 4);

4、signal cout1:std_logic_vector(15 downto 0);signal cout2:std_logic_vector(15 downto 0);signal a1b1,a2b1,a1b2,a2b2:std_logic_vector(15 downto 0);beginprocess(a,b,clk)beginif clk'event and clk='1' thena1b1<="0000"

5、&(a(5 downto 0) *b(5 downto 0);a2b1<="00"&(a(7 downto 6)*b(5 downto 0)&"000000"a1b2<="00"&(a(5 downto 0)*b(7 downto 6)&"000000"a2b2<=(a(7 downto 6)*b(7 

6、;downto 6)&"000000000000"end if;end process;process(clk)beginif clk'event and clk='1' thencout1<=a1b1+a2b1;cout2<=a1b2+a2b2;end if;end process;process(clk)beginif clk'event and clk='1' thencout<=cout1+cout2;end if;end process;end Cfq;2.2 程序電路： 2.3 波形仿真：工程仿真波形如下：3.1學(xué)習(xí)感悟：通過設(shè)計過程，我們能夠體會到Quartus