串行RapidIO(DOC)

1、JT外串行RapidlO:高性能嵌入式互連技術(shù)分類：C6000 RapidIO 2011-10-07 23:28 683 人閱讀 評論(1)收藏 舉報嵌入式存儲 expressinterface 終端 access目錄(?)+摘要串行RapidlO針對高性能嵌入式系統(tǒng)芯片間和板間互連而設(shè)計，它將是未來十幾年中嵌入式系統(tǒng)互連的最佳選擇。本文比較RapidlO和傳統(tǒng)互連技術(shù)的優(yōu)點；介紹RapidlO協(xié)議架構(gòu)，包格式，互連拓?fù)浣Y(jié)構(gòu)以及串行RapidlO物理層規(guī)范。介紹串行 RapidlO在無線基礎(chǔ)設(shè)施方面的應(yīng)用。RapidlO與傳統(tǒng)嵌入互連方式的比較隨著高性能嵌入式系統(tǒng)的不斷發(fā)展，芯片間及板間互連對

2、帶寬、成本、靈活性及可靠性的要求越來越 高，傳統(tǒng)的互連方式，如處理器總線、PCI總線和以太網(wǎng)，都難以滿足新的需求。處理器總線主要用作外部存儲器接口，如德州儀器仃I) C6000系列DSP的外部存儲器接口，可支持外接同步SDRAM、SBSRAM及FIFO，也可支持異步SRAM、FLASH等。外部存儲器接口也可用 作與板內(nèi)FPGA或ASIC芯片互連，這種情況下，F(xiàn)PGA或ASIC模擬一個DSP支持的存儲器接口， DSP則把FPGA或ASIC當(dāng)作存儲器來訪問。這類同步接口帶寬可達10Gbps，如德州儀器這種接口也存在一些局限性:TMS320C6455 DSP 的 DDR2 接口最大帶寬為 17.06

3、6Gbps , SBSRAM 接口最大帶寬為 8.533Gbps。 然而，1.2.3.接口管腳多，硬件設(shè)計困難。常見的 DDR2接口有7080個管腳； 只能用于板內(nèi)互連，無法用于板間互連；不是點對點的對等互連，DSP始終是主設(shè)備，其它器件只能做從設(shè)備。PCI是廣泛用于計算機內(nèi)器件互連的技術(shù)。傳統(tǒng)PCI技術(shù)也采樣類似于上述存儲器接口的并行總線方式，女n TMS320C6455 DSP 的PCI接口，有32bits數(shù)據(jù)總線，最高時鐘速度為 66MHz，共有42個 管腳。最新的串行 PCI Express技術(shù)采用與串行RapidlO (SRIO， Serial RapidlO )類似的物理層 傳輸技

4、術(shù)，使得帶寬達到10Gbps左右。但由于其主要的應(yīng)用仍是計算機，而且為了兼容傳統(tǒng)PCI技術(shù)，使得它在嵌入式設(shè)備方面的應(yīng)用具有一定的局限性，如不支持點對點對等通信等。眾所周知，以太網(wǎng)是使用最廣泛的局域網(wǎng)互連技術(shù)，它也被擴展應(yīng)用到嵌入式設(shè)備互連，但它的局限 性也是顯而易見的：1.2.3.不支持硬件糾錯，軟件協(xié)議棧開銷較大；打包效率低，有效傳輸帶寬因此而減??；只支持消息傳輸模式，不支持對對端設(shè)備的直接存儲器訪問(DMA, Direct Memory Access)針對嵌入式系統(tǒng)的需求以及傳統(tǒng)互連方式的局限性，RapidlO標(biāo)準(zhǔn)按如下目標(biāo)被制定:1.針對嵌入式系統(tǒng)機框內(nèi)高速互連應(yīng)用而設(shè)計。2.簡化協(xié)議

5、及流控機制，限制軟件復(fù)雜度，使得糾錯重傳機制乃至整個協(xié)議棧易于用硬件實現(xiàn)。3.提高打包效率，減小傳輸時延。4.減少管腳，降低成本。5.簡化交換芯片的實現(xiàn)，避免交換芯片中的包類型解析。6.分層協(xié)議結(jié)構(gòu)，支持多種傳輸模式，支持多種物理層技術(shù)，靈活且易于擴展。圖1展示了 RapidlO互連在嵌入式系統(tǒng)中的應(yīng)用。XK痔也|妙黑4宙:ZXX ZXM 其其知踴麗lEbc KX?； kH其 XXK XK；< X H X 買M討 X btealK；罰峯K K黑員KXX KK陰I «»- - - "''卞：；： ： :X；:粉 :K罰KKKX 冥；聾Ji其買J

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9、連技術(shù)：以太網(wǎng)，PCI Express和串行RapidlO，從 中可以看岀串行RapidlO是最適合高性能嵌入式系統(tǒng)互連的技術(shù)。表1 10G級互連技術(shù)比較軟件實現(xiàn)TCP/IP協(xié)議棧的以太網(wǎng)4x PCIExp ress4x SRIO備注軟件開銷高中低SRIO協(xié)議棧簡單，一般都由硬件實現(xiàn)，軟件開銷很小硬件糾錯重傳不支持支持支持傳輸模式消息DMADMA，消息拓?fù)浣Y(jié)構(gòu)任意PCI樹任意SRIO支持直接點對點或通過交換器件實現(xiàn)的各種拓?fù)浣Y(jié)構(gòu)直接點對點對等互連支持不支持支持SRIO互連雙方可對等的發(fā)起傳輸。傳輸距離長中中1SRIO針對嵌入式設(shè)備內(nèi)部互連，傳輸距離一1般小于1米數(shù)據(jù)包最大有效載荷長度1500字

10、節(jié)4096字節(jié)256字節(jié)嵌入式通信系統(tǒng)對實時性要求高，SRIO小包傳輸可減少傳輸時延打包效率（以傳輸256字節(jié)數(shù)據(jù)為例）79% （TCP 包）82%9294%打包效率是有效載荷長度與總包長的比率。SRIO支持多種高效包格式。串行RapidlO協(xié)議RapidlO協(xié)議的簡要發(fā)展歷史是:RapidlO行業(yè)協(xié)會成立于2000年，其宗旨是為嵌入式系統(tǒng)開發(fā)可靠的，高性能，基于包交換的互連 技術(shù)。1.20012.20023.2005年初，最初的標(biāo)準(zhǔn)被發(fā)布 年6月，1.2版標(biāo)準(zhǔn)發(fā)布 年6月，1.3版標(biāo)注發(fā)布串行 RapidlO為 1.25GHz、是物理層采用串行差分模擬信號傳輸?shù)腞apidlO標(biāo)準(zhǔn)。SRIO

11、1.x標(biāo)準(zhǔn)支持的信號速度2.5GHz、3.125GHz ;正在制定的 RapidlO 2.0 標(biāo)準(zhǔn)將支持 5GHz、6.25GHz.目前，幾乎所有的嵌入式系統(tǒng)芯片及設(shè)備供應(yīng)商都加入了RapidlO行業(yè)協(xié)會。德州儀器（TI） 2001年加入該組織，2003年成為領(lǐng)導(dǎo)委員會成員。2005年底，德州儀器 仃I）推岀第一個集成SRIO（Serial RapidlO ）的DSP，后來又陸續(xù)推岀共5款支持SRlO的DSP，這使得RapidlO的應(yīng)用全面啟動。RapidlO協(xié)議結(jié)構(gòu)及包格式為了滿足靈活性和可擴展性的要求，RapidlO協(xié)議分為三層：邏輯層、傳輸層和物理層。圖2說明了RapidlO協(xié)議的分層結(jié)

12、構(gòu)。嵌層協(xié)議*嚴(yán).V'-A*、物理層協(xié)議8/16圖2 RapidlO協(xié)議分層結(jié)構(gòu)邏輯層定義了操作協(xié)議；傳輸層定義了包交換、路由和尋址機制；物理層定義了電氣特性、鏈路控制和糾錯重傳等。象以太網(wǎng)一樣，RapidlO也是基于包交換的互連技術(shù)。如圖 3所示，RapidlO包由包頭、可選的載荷 數(shù)據(jù)和16bits CRC校驗組成。包頭的長度因為包類型不同可能是十幾到二十幾個字節(jié)。每包的載荷 數(shù)據(jù)長度不超過256字節(jié)，這有利于減少傳輸時延，簡化硬件實現(xiàn)。圖3 RapidlO 包格式上述包格式定義兼顧了包效率及組包 /解包的簡單性。RapidlO交換器件僅需解析前后16bits，以及源 /目地器件I

13、D，這簡化了交換器件的實現(xiàn)。邏輯層協(xié)議邏輯層定義了操作協(xié)議和相應(yīng)的包格式。RapidlO支持的邏輯層業(yè)務(wù)主要是：直接IO/DMA ( DirectIO/Direct Memory Access )和消息傳遞(Message Passing )。其前提是主設(shè)備知道被訪問端的存儲器映射。在這種模IO/DMA在被訪冋端的功能往往完全由硬件實現(xiàn)， 這一特點和德州儀器SRIO (Serial RapidlO直接IO/DMA模式是最簡單實用的傳輸方式，DSP的傳統(tǒng)的主機接口)帶寬大，管腳少，傳輸ID、數(shù)據(jù)長度、數(shù)據(jù)在目式下，主設(shè)備可以直接讀寫從設(shè)備的存儲器。直接 所以被訪問的器件不會有任何軟件負(fù)擔(dān)。從功能

14、上講, (HPI, Host Port In terface) 類似。但和 HPI 口相比, 方式更靈活。對上層應(yīng)用來說，發(fā)起直接IO/DMA傳輸主要需提供以下參數(shù)：目地器件 地器件存儲器中的地址。直接IO/DMA模式又可進一步分為以下幾種傳輸格式:NWRITE:寫操作，不要求接收端響應(yīng)。NWRITE_R:帶響應(yīng)的 NWRITE ( NWRITE with Response )，要求接收端響應(yīng)。SWRITE :流寫(Stream Write )，數(shù)據(jù)長度必須是8字節(jié)的整數(shù)倍，不要求接收端響應(yīng)。NREAD:讀操作。SWRITE是最高效的傳輸格式；帶響應(yīng)的寫操作或讀操作效率則較低，一般只能達到不帶

15、響應(yīng)的傳輸 的效率的一半。消息傳遞（Message Passing ）模式則類似于以太網(wǎng)的傳輸方式，它不要求主設(shè)備知道被訪問設(shè)備的 存儲器狀況。數(shù)據(jù)在被訪問設(shè)備中的位置則由郵箱號（類似于以太網(wǎng)協(xié)議中的端口號）確定。從設(shè)備 根據(jù)接收到的包的郵箱號把數(shù)據(jù)保存到對應(yīng)的緩沖區(qū)，這一過程往往無法完全由硬件實現(xiàn)，而需要軟件協(xié)助，所以會帶來一些軟件負(fù)擔(dān)。對上層應(yīng)用來說，發(fā)起消息傳遞主要需提供以下參數(shù)：目地器件ID、數(shù)據(jù)長度、郵箱號。表2比較了直接IO/DMA和消息傳遞模式。表2直接IO/DMA和消息傳遞的對比直接IO/DMA消息傳遞主機可直接訪問從機存儲器？可以不可以主機需要知道從機存儲器映射？需要不需要數(shù)

16、據(jù)尋址方式存儲器地址郵箱號支持的數(shù)據(jù)訪問方式讀/寫寫從機軟件負(fù)擔(dān)無有傳輸層協(xié)議RapidlO是基于包交換的互連技術(shù)，傳輸層定義了包交換的路由和尋址機制。ID。RapidlO網(wǎng)絡(luò)主要由兩種器件，終端器件（End Point）和交換器件（Switch ）組成。終端器件是數(shù)據(jù) 包的源或目的地，不同的終端器件以器件 ID來區(qū)分。RapidlO支持8 bits或16 bits器件ID，因此 一個RapidlO網(wǎng)絡(luò)最多可容納256或65536個終端器件。與以太網(wǎng)類似， RapidlO也支持廣播或組 播，每個終端器件除了獨有的器件 ID 外,還可配置廣播或組播ID。交換器件根據(jù)包的目地器件ID 進行包的轉(zhuǎn)發(fā)

17、，交換器件本身沒有器件RapidlO的互連拓?fù)浣Y(jié)構(gòu)非常靈活，除了通過交換器件外，兩個終端器件也可直接互連。以德州儀器仃I）的TMS320C6455 DSP 為例，它有4個3.125G的SRIO 口，它可支持的拓?fù)浣Y(jié)構(gòu)如圖4所示。tHPT&CSfi$PMP«PDSPMf ；censs ；ZE7DSP時tzrOiPD&PCS4i5飛百45廠0五十DSP全C'6455 圖4 RapidlO支持靈活多樣的拓?fù)浣Y(jié)構(gòu)物理層協(xié)議RapidlO 1.x協(xié)議定義了以下兩種物理層接口標(biāo)準(zhǔn):1.8/16并行LVDS協(xié)議2.1X/4X 串行協(xié)議(SRIO)并行RapidIO由于信號線

18、較多(4076)難以得到廣泛的應(yīng)用，而1x/4x串行RapidlO僅4或16個信號線，逐漸成為主流，所以本文僅介紹串行RapidlO。串行RapidlO基于現(xiàn)在已廣泛用于背板互連的 SerDes (Serialize Deserialize )技術(shù)，它采用差分交 流耦合信號。差分交流耦合信號具有抗干擾強、速率高、傳輸距離較遠等優(yōu)點。差分交流耦合信號的 質(zhì)量不是由傳統(tǒng)的時序參數(shù)來衡量，而是通過眼圖來衡量，眼圖中的 眼睛”張得越開則信號質(zhì)量越好。圖5是一個典型的串行RapidlO信號的眼圖。圖5串行RapidlO信號眼圖差分信號的強弱由一對信號線的電壓差值表示, 2000mV。信號幅度越大，則傳輸

19、距離越遠,串行RapidlO協(xié)議規(guī)定信號峰峰值的范圍是 200mV RapidlO協(xié)議按信號傳輸距離定義兩種傳輸指標(biāo)：1.短距離傳輸（Short Run），=50厘米,主要用于板內(nèi)互連，推薦的發(fā)送端信號峰-峰值為500mV lOOOmV2. 長距離傳輸（L0ng Run），50厘米，主要用于板間或背板互連，推薦的發(fā)送端信號峰峰值為 800mV 1600mV為了支持全雙工傳輸，串行 RapidlO收發(fā)信號是獨立的，所以每一個串行RapidlO 口由4根信號線組成。標(biāo)準(zhǔn)的1x/4x串行RapidlO接口，支持四個口，共16根信號線。這四個口可被用作獨立的接 口傳輸不同的數(shù)據(jù)；也可合并在一起當(dāng)作一個

20、接口使用，以提高單一接口的吞吐量。德州儀器TMS320C6455 DSP 上集成了標(biāo)準(zhǔn)的1x/4x串行RapidlO接口，如圖6所示。Rx時鐘恢復(fù)串併轉(zhuǎn)換b/1 ObSb-c校 驗:DCA并f串10b4時0*編碼1SbTx1.25 -1125GHI乂前"傳輸層和邏輯層圖6德州儀器TMS320C6455 DSP 1x/4x 串行RapidlO接口框圖 發(fā)送時，邏輯層和傳輸層將組好的包經(jīng)過 CRC編碼后被送到物理層的FIFO中，“8b/10b編碼”模塊 將每8bit數(shù)據(jù)編碼成10bits數(shù)據(jù)，并/串轉(zhuǎn)換”模塊將10bits并行數(shù)據(jù)轉(zhuǎn)換成串行bits，發(fā)送模塊把數(shù) 字bit轉(zhuǎn)換成差分交流耦

21、合信號在信號線上發(fā)送岀去。這里的 8b/10編碼的主要作用是：1.保證信號有足夠的跳變，以便于接收方恢復(fù)時鐘。串行RapidlO沒有專門的時鐘信號線，接收端靠數(shù)據(jù)信號的跳變恢復(fù)時鐘。所以需要把信號跳變少的8bits數(shù)據(jù)（如全0或全1）編碼成有一定跳變的10bits數(shù)據(jù)。另外，也使得總體數(shù)據(jù)中0和1的個數(shù)均衡，以消除直流分量，保證交流耦合特性；2. 8b/10編碼可擴大符號空間，以承載帶內(nèi)控制符號。10bits能表示1024個符號，其中256個表示有效的8bits數(shù)據(jù)，剩下的符號中的幾十個被用作控制符號?？刂品柨杀挥米靼指舴?，響應(yīng)標(biāo)志，或用于鏈路初始化，鏈路控制等功能；3. 8b/10編碼能

22、實現(xiàn)一定的檢錯功能。1024個符號中，除了 256個有效數(shù)據(jù)符號和幾十個控制 符號外，其它符號都是非法的，接收方收到非法符號則表示鏈路傳輸岀錯。接收的過程則正好相反，首先接收方需要根據(jù)數(shù)據(jù)信號的跳變恢復(fù)岀時鐘，用這個時鐘采樣串行信號，將串行信號轉(zhuǎn)換為10bits的并行信號，再按8b/10b編碼規(guī)則解碼得到8bits數(shù)據(jù)，最后做CRC校驗 并送上層處理。數(shù)據(jù)被正確的接收時，接收端會發(fā)送一個 ACK響應(yīng)包給發(fā)送端；如果數(shù)據(jù)不正確(CRC錯或非法的 10bits符號)，則會送NACK包，要求發(fā)送方重傳。這種重傳糾錯的功能由物理層完成，而物理層功 能往往由硬件實現(xiàn)，所以不需要軟件干預(yù)。串行Rapidi

23、o支持的信號速率有三種：1.25GHz，2.5GHz，3.125GHz。但由于8b/10b編碼，其有 效數(shù)據(jù)速率分別為：1Gbps, 2Gbps, 2.5Gbps 。4個1x端口或一個4x端口支持的最高速率為10Gbps。串行RapidlO在無線基礎(chǔ)設(shè)施上的應(yīng)用無線基礎(chǔ)設(shè)施如基站、媒體網(wǎng)關(guān)等，是典型的高性能嵌入式通信系統(tǒng)，它們對互連的帶寬、時延、復(fù) 雜度、靈活性、可靠性都有非常高的要求。而串行RapidlO正是滿足這些要求的最佳選擇。以無線基站為例，在SRIO岀現(xiàn)之前，無線基站的基帶處理的典型框圖如圖7所示。ASICDSPceaiKnjASICDSP.BBASICHPI/PCI、EMIFSP<ceniKk.EMIFDSP0ce4ixASICCPU圖7傳統(tǒng)無線基站基帶處理框圖 在傳統(tǒng)的基站中，DSP與ASIC或FPGA之間的互連一般用外部存儲器接口 EMIF(External Memory