FPGA的配置引腳說(shuō)明

1、FPGA是基于SRAM編程的，編程信息在系統(tǒng)掉電時(shí)會(huì)丟失，每次上電時(shí)，都需 要從器件外部的FLASH或EEPROM中存儲(chǔ)的編程數(shù)據(jù)重現(xiàn)寫(xiě)入內(nèi)部的 SRAM中。 FPGA在線(xiàn)加載需要有CPU的幫助，并且在加載前CPU已經(jīng)啟動(dòng)并工作。FPGA的加載模式主要有以下幾種：1) .PS模式(Passive Serial Configuration Mode)即被動(dòng)串行加載模式。PS模式適合于邏輯規(guī)模小，對(duì)加載速度要求不高的FPGA加載場(chǎng)合。在此模 式下，加載所需的配置時(shí)鐘信號(hào) CCLK由 FPGA外部時(shí)鐘源或外部控制信號(hào)提供。 另外，PS加載模式需要外部微控制器的支持。2) .AS模式(Active S

2、erial Configuration Mode),即主動(dòng)串行加載模式。在A(yíng)S模式下，F(xiàn)PGA主動(dòng)從外部存儲(chǔ)設(shè)備中讀取邏輯信息來(lái)為自己進(jìn)行配置，此模式的配置時(shí)鐘信號(hào) CCLK由 FPGA內(nèi)部提供。3) .PP模式(Passive Parallel Configuration Mode)即被動(dòng)并行加載模式。此模式適合于邏輯規(guī)模較大，對(duì)加載速度要求較高的FPGA加載場(chǎng)合。PP模 式下，外部設(shè)備通過(guò)8bit并行數(shù)據(jù)線(xiàn)對(duì)FPGA進(jìn)行邏輯加載，CCLK言號(hào)由外部提 供。4) .BS模式(Boundary Scan Configuration Mode)即邊界掃描加載模式。也就是我們通常所說(shuō)的JTAG加載

3、模式。所有的FPGA芯片都有三個(gè)或四個(gè) 加載模式配置管腳，通過(guò)配置 MESL0.3來(lái)選取不同的加載模式。首先來(lái)介紹下 PS加載模式，各個(gè)廠(chǎng)商FPGA產(chǎn)品的PS加載端口定義存在一些差異，下面就對(duì) 目前主流的三個(gè)FPGAT商Altera, Xilinx,Lattice的PS加載方式進(jìn)行介紹。 Altera公司的FPGA產(chǎn)品PS加載接口如下圖所示。C0NFIC_.D0MEnSTATUSill 燈 teraFrGAnCEQCONFIGMSELODCLKMSEL1DATAOMSEL2HEEL 31) .CONFIG_DONE加載完成指示輸出信號(hào)，i/o接口，高有效，實(shí)際使用中通過(guò)電阻上拉到 vcc 使其

4、默認(rèn)狀態(tài)為高電平，表示芯片已加載完畢，當(dāng) FPGA正在加載時(shí)，會(huì)將其驅(qū) 動(dòng)為低電平。2) . nSTATUS芯片復(fù)位完成狀態(tài)信號(hào)，I/O接口，低有效，為低時(shí)表示可以接收來(lái)自外部 的加載數(shù)據(jù)。實(shí)際使用中通過(guò)電阻上拉到 VCC使其默認(rèn)狀態(tài)為高，表示不接收 加載數(shù)據(jù)。3) . nCE芯片使能管腳，輸入信號(hào)，低有效，表示芯片被使能。當(dāng) nCE為高電平時(shí)， 芯片為去使能狀態(tài)，禁止對(duì)芯片進(jìn)行任何操作。對(duì)于單 FPGA芯片單板，n CE直 接接GND即可，而對(duì)于多FPGA芯片單板，第一片芯片的nCE接GND,下一芯 片的nCE接上一芯片的nCEQ4) . nCEQ使能輸出信號(hào)，當(dāng)芯片加載完成時(shí)，該管腳輸出為

5、低電平，未加載完成時(shí)輸 出為高電平。對(duì)于單FPGA芯片單板，nCEO懸空，對(duì)于多FPGA芯片單板，nCEO 接下一芯片的nCE=5) . nCONFIG啟動(dòng)加載輸入信號(hào)，低電平時(shí)表示外部要求FPGA需要重新加載，復(fù)位FPGA 芯片，清空芯片中現(xiàn)有數(shù)據(jù)。實(shí)際使用中該管腳通過(guò)電阻上拉到VCC使其默認(rèn)狀態(tài)為高。6) .DCLK加載數(shù)據(jù)參考時(shí)鐘。PS模式下為輸入，AS模式下為輸出。7) .DATA0加載數(shù)據(jù)輸入，輸入信號(hào)。8) .MSEL0:3：加載模式配置管腳。控制加載模式。CPU數(shù)據(jù)援制蹴口 ：- 串行加載端口I/OI/OCPLD/FPGACONFIG_DONE nffTATUSCOtIG-DON

6、E nTATUSFPGA MEOnCOWFIGI SELODCLKMSEL1DATAONSEL2MSEL3nC也 AlteranCONFIGMSELOLCLKMSEL1EATA0MSBL2MSEL3iME Al t era tFPGA MEO上圖為利用CPU擴(kuò)展I/O端口對(duì)多片F(xiàn)PGA進(jìn)行PS加載的硬件連接實(shí)例。CPU 可以利用自己的I/O端口來(lái)對(duì)FPGA進(jìn)行直接加載，不過(guò)，由于 CPU的I/O端口 有限，在大多數(shù)情況下，都是利用擴(kuò)展I/O端口，擴(kuò)展器件可以是CPLD或 FPGA 不過(guò)在大多數(shù)情況下都是 CPLD上圖為同步加載方案，兩片F(xiàn)PGA的nCE管腳都 接GND,所以?xún)善現(xiàn)PGA的加載操

7、作會(huì)同時(shí)開(kāi)始和結(jié)束，此種設(shè)計(jì)方案適用于兩 片F(xiàn)PGA來(lái)自同一個(gè)廠(chǎng)家，并且邏輯數(shù)據(jù)相同。如果兩片F(xiàn)PGA的邏輯數(shù)據(jù)不同， 則需要采取異步加載模式，如下圖所示。CPU數(shù)s控制蒔口即冇加載端DACONFIG_DONESTATUSI/OI/OCPLD/FPGAI/OI/OI/OnCONFIGISELODCLKDATAOISEL2JISEL3MB AlteraFPGA nCE0CONFIG_DONE nSTATUSFPGA ME。MOBFIGDCLKDATAOYSELOMSBL1KSEL2M3EL3如上圖所示，第一片芯片的nCEO輸出管腳與第二片芯片的nCE管腳連接，當(dāng) 第一片芯片加載邏輯時(shí)，n CEO

8、輸出高電平，將第二片芯片禁止，直到第一片芯 片加載完成時(shí)，n CEO輸出低電平，讓第二片芯片使能，然后開(kāi)始接收加載數(shù)據(jù)。 FPGA的加載流程1) .CPU的I/O端口或擴(kuò)展I/O端口將FPGA的 nCONFIG啟動(dòng)加載輸入信號(hào) 驅(qū)動(dòng)為低，通知FPGA去完成加載前的準(zhǔn)備工作(復(fù)位芯片，清空FPGA內(nèi)部數(shù)據(jù))。2) .FPGA完成準(zhǔn)備工作，將nSTATUS芯片復(fù)位完成狀態(tài)信號(hào)信號(hào)驅(qū)動(dòng)為低， 表示準(zhǔn)備工作已完成，可以接收加載數(shù)據(jù)。3) .CPU對(duì)FPGA加載邏輯，在此期間，F(xiàn)PGA將CONFIG_DON加載完成信號(hào) 驅(qū)動(dòng)為低，表示正在加載。4) .加載完成后，F(xiàn)PGA將CONFIG_DONE區(qū)動(dòng)為高

9、，通知CPU加載已完成。 如果加載過(guò)程出現(xiàn)錯(cuò)誤，需要重新加載的話(huà)，F(xiàn)PGA會(huì)將CONFIG_DON保持為低, 通知CPU重新加載。Xilinx公司FPGA產(chǎn)品的邏輯加載端口信號(hào)跟 Altera公司的有點(diǎn)差別，如下 圖所示。DONEXilinz FPGAD_OUTPROG_BMOCCLK曲D INM21) .DONE加載完成指示信號(hào)，I/O信號(hào)，OD輸出，低有效，使用時(shí)需要上 拉到VCC此信號(hào)與Altera芯片的CONFIG_DON信號(hào)功能相同。2) .INTI_B I/O信號(hào)，OD輸出，在配置模式采樣之前，此信號(hào)為輸入，為低電平時(shí)，表示延遲配置。在配置模式采樣后，用于指示配置過(guò)程中是否有CRC

10、錯(cuò)誤，為低電平時(shí)表示有 CRC錯(cuò)誤。使用時(shí)需要上拉到 VCC。3) .PROG_B輸入信號(hào)，低電平時(shí)，異步復(fù)位芯片，為接收加載數(shù)據(jù)作準(zhǔn)備。 與Altera芯片的nCONFIG信號(hào)功能相同。4) .CCLK I/O信號(hào)，JTAG模式外的所有配置模式下的時(shí)鐘輸入。5) .D_IN:輸入信號(hào)，加載數(shù)據(jù)輸入，與 CCLK信號(hào)的上升沿同步。6) .D_OUT:輸出信號(hào)，串行數(shù)據(jù)輸出。當(dāng)FPGA芯片配置為bypass模式時(shí)， D_IN可以直接透?jìng)鬟^(guò)芯片從D_OUT管腳輸出。Xilinx芯片PS加載的硬件連接方式同Altera芯片的相同，這里就不畫(huà)了，同 樣的，刈inx芯片多片加載時(shí)也支持同步和異步兩種方式

11、。同步方式下，加載數(shù) 據(jù)分別跟每一片F(xiàn)PGA芯片的D_IN信號(hào)連接。異步方式下，前一芯片的 D_OUT如上圖所示，左邊的FPGA使用AS模式，通過(guò)CPU的SPI接口給自己加載邏 輯，時(shí)鐘信號(hào)CCLK由左邊的FPGA提供，等左邊的FPGA加載完成后，它會(huì)作為 主控制器給右邊的FPGA加載，此時(shí)的加載方式為PS模式。CPU通過(guò)I/O 口與兩 片F(xiàn)PGA的 PROGRAMN管腳相連，可以控制加載的先后順序。PP加載模式Altera芯片的并行加載端口與串行加載差不多，只是數(shù)據(jù)寬度由1位增加到8位。 Xil inx芯片的并行加載端口與串行加載端口相比，多出如下信號(hào)線(xiàn)：1) 數(shù)據(jù)寬度由1位增加到8位；2) .DOUT_BUSY回讀數(shù)據(jù) Ready指示信號(hào)。3) .CS_B芯片加載選擇管腳，低有效；4) .RPWD_B讀寫(xiě)控制信號(hào)，低電平為寫(xiě)，高電平為讀。Lattice芯片的并行加載端口與串行加載端口相比，多處如下信號(hào)線(xiàn)：1).CSN/CS1 N加載啟動(dòng)信號(hào)，CSN或CS1N為高時(shí)，D7:0和BUSY變?yōu)楦撸?CSN和 CS1N同為高時(shí)，flow_through和bypass寄存器將被復(fù)位；CSN和 CS1N 同為低時(shí)，F(xiàn)P