關(guān)于狀態(tài)機時序與功能仿真中存在的問題

1、關(guān)于狀態(tài)機時序與功能仿真中存在的問題下圖是一個狀態(tài)機的狀態(tài)轉(zhuǎn)移圖（黃色圓圈中的數(shù)字為該狀態(tài)下的輸出，曲線上方的等式為狀態(tài)轉(zhuǎn)移條件）圖1 由s0、s1、s2、s3四種狀態(tài)構(gòu)成的狀態(tài)機下面的代碼實現(xiàn)了上圖所示的狀態(tài)機（出自VHDL經(jīng)典實例黃任），library ieee;entity moore isport ( reset :in std_logic; clock : in std_logic; din : in std_logic; dout : out std_logic_vector(2 downto 0) );end;architecture mooremachine of moore

2、is type state_type is (s0,s1,s2,s3);signal presentstate:state_type;signal nextstate :state_type;begin state_reg: process(reset,clock) /*綜合成時序邏輯，很可能是一個D觸發(fā)器*/ begin if reset='1' then /*這里的nextstate信號即是該D觸發(fā)器的輸入， presentstate<=s0; presentstate信號即是D觸發(fā)器的輸出*/ elsif rising_edge(clock) then presen

3、tstate<=nextstate; end if; end process;change_state: process(presentstate,din) /*綜合成組合邏輯，輸出即是nextstate信號，故存在延時*/ begin case presentstate is when s0=> if din='1' then nextstate<=s1; else nextstate<=s0; end if; dout<="001" when s1=> if din='1' then nextstate

4、<=s2; else nextstate<=s1; end if; dout<="011" when s2=> if din='1' then nextstate<=s3; else nextstate<=s2; end if; dout<="101" when s3=> if din='1' then nextstate<=s0; else nextstate<=s1; end if; dout<="111" end case; end

5、 process;end;將上面的代碼在quartus 6.0中編譯后可以得到一些它的功能仿真圖。（設(shè)定復(fù)位后presentstate的初始狀態(tài)為：s0 ）首先看如下輸入波形時的功能仿真圖形，其結(jié)果很容易分析，與預(yù)期的一致。圖2 功能仿真圖形再看一種特殊輸入波形條件下的功能仿真圖形，通過特殊情形來尋找問題圖3 功能仿真圖形從圖中可以清楚的看到，在時鐘的上升沿時刻，因為功能仿真時不考慮由presentstate和din構(gòu)成的組合邏輯的延遲。也就是說：兩者構(gòu)成的組合邏輯的輸出結(jié)果，即nextstate信號在時鐘clock的上升沿時刻，恰好也是din的下降沿時刻，din和presentstate組合邏輯的結(jié)果始終是s0，最終導(dǎo)致了狀態(tài)機presentstate保持s0態(tài)! 這也是很容易理解的。接著看它的時序仿真圖，這下就有問題了！圖4 時序仿真圖型很明顯，用quartus II 在進行時序仿真時，考慮了組合邏輯延遲，建立時間、保持時間等?？墒俏业囊苫笤谟?，在圖中50ns處，clock與din同時出現(xiàn)跳變。din與presentstate組合邏輯的結(jié)果（即nextstate）應(yīng)