FPGA一位全加器設(shè)計試驗報告

1、題目：1位全加器的設(shè)計.實驗?zāi)康?.熟悉QUARTUSI軟件的使用；2.熟悉實驗硬件平臺的使用；3 .掌握利用層次結(jié)構(gòu)描述法設(shè)計電路。.實驗原理由于一位全加器可由兩個一位半加器與一個或門構(gòu)成，首先設(shè)計半加器電路，將其打包為半加器模塊；然后在頂層調(diào)用半加器模塊組成全加器電路；最后將全加器電路編譯下載到SW0,SW1,SW2鍵作為輸入，并將輸入的信號ul11202.新建Verilog語言文件，輸入如下半加器疝Verilog語言源程序；modulehalf_adder(a,b,s,co);inputa,b;outputs,co;wires,co;assignco=a&b;assigns=aA

2、b;Endmodule3.保存半加器程序為half_adder.v,進(jìn)行功能仿真、時序仿真，驗證設(shè)計的正確性。實驗箱，其中ain,bin,cin信號可采用實驗箱上連接至U紅色LED管LEDR0,LEDR1,LEDR2上便于觀察，sum,cout信號采用綠色發(fā)光二極管LEDG0,LEDG1來顯示。三.實驗步驟1.在QUARTUSII軟件下創(chuàng)建一工程，工程名為fulladder,芯片名為EP2c35F672C6;半加器半加器其初始值、功能仿真波形和時序仿真波形分別如下所示模塊;5.新建一原理圖文件，在原理圖中調(diào)用半加器、或門模塊和輸入，輸出引腳，按照圖1所示連接電路。并將輸入ain,bin,cin

3、連接至ijFPGA的輸出端，便于觀察。完成后另保存full_adder。電路圖如下,創(chuàng)建半加器klaeteiklaeteiT TmaILTTSrsmaILTTSrsJ J RenterRenter551nsInlB-vatl7tiE$lai:551nsInlB-vatl7tiE$lai:kndknd3ik|4.選擇菜單FilefCreate/UpdatefCreateSymbolFilesforcurrentfileQiu*atIfi.WlK(F0UCLUCLAlS通Ukidkid空上U口h005CCL_1CCL_1IL116BMuTUITUIu6.對設(shè)計進(jìn)行全編譯，鎖定引腳，然后分別進(jìn)行功能

4、與時序仿真，驗證全加器的邏輯功能。其初始值、功能仿真波形和時序仿真波形分別如下所示采用JATG方式進(jìn)行下載，通過SW0,SW1,SW2輸入，觀察LEDR0,LEDR1,LEDR2,LEDG0,LEDG1亮滅驗證全加器的邏輯功能。波動波動開關(guān)并觀察紅色、綠色LED的變化，驗證設(shè)計的正確性。結(jié)果驗證正確。四.思考題1.為什么在實驗步驟3中，將半加器保存為half_adder,可否保存為full_adder?答：不能，因為在程序中，modulehalf_adder(a,b,s,co)已經(jīng)給程序定義了一個名字叫half_adder,VHDL語言中，要求程序名與實體名一致，因此保存的文件名必須和程序名一

5、致，否則在編譯程序的時候就會出現(xiàn)錯誤。2.對電路進(jìn)行功能仿真與時序仿真時，發(fā)現(xiàn)二者有什么樣的區(qū)別？答：功能仿真就是將綜合后的VHDL網(wǎng)表文件再送到VHDL仿真器中所進(jìn)行仿真。這時的仿真僅對VHDL描述的邏輯功能進(jìn)行測試模擬，以了解其實現(xiàn)的功能是否滿足原設(shè)計的要求，仿真過程不涉及具體器件特性，如延時特性。時序仿真就是將布線器/適配器所產(chǎn)生的VHDL網(wǎng)表文件送到VHDL仿真器中所進(jìn)行的仿真。該仿真已將器件特性考慮進(jìn)去了，因此可以得到精確的時序仿真結(jié)果?？偠灾?，功能仿真不需要綜合，所以也不需要延時，時序仿真要走完整個電路要計算各個模塊的時延，所以要延時。3.什么要進(jìn)行引腳鎖定？答：每種芯片的不同引

6、腳（pin）對應(yīng)著不同的功能。比如，有的引腳對應(yīng)著發(fā)光二極管，有的是數(shù)碼管的控制端，有的是輸入時鐘；FPGA一般都有幾百個管腳，我們的設(shè)計也會有很多管腳，進(jìn)行引腳鎖定，編引腳接到到了FPGA的哪一個管腳上，如果不進(jìn)行引腳鎖定，編譯，下載后就無法知道你設(shè)計的模塊中的哪一個信號練到了FPGA的哪一個管腳上。如果只是進(jìn)行編譯，綜合，并不下載，就不需要引腳鎖定，如果想把程序編譯綜合后下載到FPGA去運行，就必須進(jìn)行引腳鎖定，鎖定后重新編譯綜合，然后下載，驗證。4.采用層次結(jié)構(gòu)法描述電路有什么樣的優(yōu)點？答：可以大大降低設(shè)計成本，縮短設(shè)計周期；極大地簡化設(shè)計文檔的管理；提高大規(guī)模系統(tǒng)電子設(shè)計的自動化程度；設(shè)計者擁有