大規(guī)模知識點(diǎn)總結(jié)要點(diǎn)

1、大規(guī)模集成電路設(shè)計及應(yīng)用第一章概論1、系統(tǒng)：硬件開發(fā)、軟件開發(fā)、軟硬件協(xié)同設(shè)計2、集成電路發(fā)展史：（1） 1904年，英國電氣工程師Fleming發(fā)明真空二極管，標(biāo)志著世界從此進(jìn)入 了電子時代（2）1906年，美國Lee De Forest發(fā)明真空三極管，為電子計算機(jī)的發(fā)展奠定 了基礎(chǔ)（3）1946年，美國賓夕法尼亞大學(xué)誕生了第一臺電子計算機(jī)（4）1940年，貝爾實驗室 Russel發(fā)明PN結(jié)（5） 1947年，貝爾實驗室 John Bardeen和 Walter Brattain發(fā)明點(diǎn)接觸晶體管（Point Con tact Tran sistor）（6） 1951年，貝爾實驗室 Willi

2、am Shockley發(fā)明了結(jié)型晶體管（Ju nction Transistor ）（7）1958年，發(fā)明集成電路（采用一定的制造工藝，把整個電路的元器件制作 在同一塊半導(dǎo)體基片上，構(gòu)成特定功能的電子電路）（8）1958年，TI公司Jack Kilby用5個集成原件做出了簡單振蕩器（9）1959年，發(fā)明平面工藝技術(shù)（10）1957年，F(xiàn)airchild 公司 Robert Noyce 及同事 Jean Hoerni 發(fā)明了刻蝕 氧化硅工藝，使復(fù)雜集成電路成為可能（11）1960 年，Bell 實驗室 Kahng 和 Atalla 造出第一個 MosFet（12） 1967年，Bell實驗室的K

3、ahng和Sze發(fā)明浮柵（Floating Gate ）工藝（13） 1970 年，In tel 公司 1K DRAM芯片（硅柵 PMO工 藝）（14）1971 年，Intel4004 （硅柵 PMO工藝3、我國集成電路發(fā)展史（1）1956年，研制出第一個鍺晶體管（2）1965年，研制出第一片集成電路4、集成電路的分類 按集成電路規(guī)模(1) 小規(guī)模(Small Scale IC ) <10 門(2) 中規(guī)模(Medium Scale IC ) 10100 門(3) 大規(guī)模(Large Scale IC ) 1001000 門(4) 超大規(guī)模(Very Large Scale IC ) 1

4、00001M(5) 特大規(guī)模(Ultra Large Scale IC ) 1M100M(6) 巨大規(guī)模(Gigantic Scale IC ) >100M 按制造工藝(1) 雙極IC(2) CMOS IC(3) Bi-CMOS IC 按處理信號的類型(1) 模擬集成電路(2) 數(shù)字集成電路(3) 數(shù)?；旌霞呻娐?按設(shè)計方法(1) 全定制設(shè)計(2) 半定制設(shè)計(3) 可編程設(shè)計 按生產(chǎn)目的(1) 通用集成電路(2) 專用集成電路(ASIC)5、集成電路設(shè)計方法(1) 設(shè)計要求 開發(fā)時限盡可能短 計算設(shè)計費(fèi)用，制造費(fèi)用，人工費(fèi)等設(shè)計成本 設(shè)計正確性 設(shè)計工程集成化要求更好的 EDA工具

5、可測試性(2) 一般的設(shè)計流程 系統(tǒng)描述一行為級仿真及優(yōu)化一前端設(shè)計 (寄存器傳輸級設(shè)計綜合一門級綜合 仿真f測試生成) 后端設(shè)計(電路設(shè)計及分析一物理設(shè)計及優(yōu)化一版圖設(shè)計驗證)一芯片制造(3) 集成電路設(shè)計能力的發(fā)展趨勢：芯片復(fù)雜度的增長速度超過了設(shè)計能力的 增長速度解決方案： 采用更有效的設(shè)計方法和設(shè)計流程 采用更有效、更適合的EDA設(shè)計工具 采用更高層次的設(shè)計綜合方法和最強(qiáng)有力的驗證手段，保證設(shè)計的一次成功 采用低功耗設(shè)計方法解決功耗問題 在前端設(shè)計時充分考慮后端設(shè)計的要求，減少迭代次數(shù) 采用可測試設(shè)計方法，保證芯片的可測試性(4) 層次化設(shè)計：自頂向下、自底向上系統(tǒng)行為域模塊結(jié)構(gòu)域幾何

6、域抽象層次（5）結(jié)構(gòu)化設(shè)計第二章VLSI制造工藝與版圖設(shè)計1、集成電路是由一些單個的器件組成的，每種器件基于版圖設(shè)計由若干工藝步 驟制造完成。器件和電路的性能與版、工藝等有密切關(guān)系。2、集成電路平面工藝基礎(chǔ)：熱氧化工藝、擴(kuò)散工藝、淀積工藝、光刻工藝3、CMO集成電路基本制造工藝：將NMO器件和PMO器件同時制作在同一硅襯 底上分為三類：P阱CMOS：藝、N阱CMOS：藝、雙阱CMOS：藝（使用雙阱工藝不但 可以提高器件密度，還可以有效的控制寄生晶體管的影響，抑制閂鎖現(xiàn)象）4、雙阱CMOS：藝主要步驟：（I）襯底準(zhǔn)備：襯底氧化，生長 Si3N4 （2）光刻P阱，形成阱版，在P阱區(qū)腐 蝕Si3N4

7、，P阱注入（3）去光刻膠，P阱擴(kuò)散并生長 SiO2 （4）腐蝕Si3N4，N 阱注入并擴(kuò)散（5）有源區(qū)襯底氧化，生長 Si3N4,有源區(qū)光刻和腐蝕，形成有 源區(qū)版（6） N管場注入光刻，N管場注入（7）場區(qū)氧化，有源區(qū)Si3N4和SiO2 腐蝕，柵氧化，溝道摻雜（8）多晶硅淀積、摻雜、光刻和腐蝕，形成多晶硅版（9） NMOST光刻和注入硼，形成 N+K（ 10） PMO管光刻和注入磷，形成P+版（II）硅片表面生長SiO2薄膜（12）接觸孔光刻，接觸孔腐蝕（13）淀積鋁， 反刻鋁，形成鋁連線5、集成電路中的元件：雙極型晶體管（PNP NP） MO關(guān)體管（NMOBPMOS CMO）二極管、電阻、

8、電容、電感6版圖設(shè)計基礎(chǔ)：(1) 設(shè)計方法：手工設(shè)計，優(yōu)點(diǎn)：有利于充分利用芯片面積，并能滿足多種電路性能要求。缺點(diǎn)：效率低、周期長、容易出錯計算機(jī)輔助設(shè)計(CAD：可以降低設(shè)計費(fèi)用和縮短設(shè)計周期自動化設(shè)計(EDA：可以進(jìn)行自動布局設(shè)計、 自動布線設(shè)計并根據(jù)設(shè)計要求進(jìn)行設(shè)計優(yōu)化，最終輸出版圖(2) 版圖設(shè)計的輸入是用工業(yè)標(biāo)準(zhǔn)DEF描述的電路網(wǎng)表，輸出是用工業(yè)標(biāo)準(zhǔn)CIF/GDSII描述的版圖。整個版圖設(shè)計可分為：劃分(Partition )、布圖規(guī)劃(Floor-planning )、布局(Placement )、布線(Routing )、壓縮(Compaction)第三章器件設(shè)計技術(shù)1. MOS

9、FET Metal Oxide Semi-conductor Field Effect Transistor 是構(gòu)成 VLSI 的基本原件2. CMOS Complementary Metal Oxide Semiconductor 互補(bǔ)金屬氧化物半導(dǎo)體(1) NMO:S N-type Metal Oxide Semiconductor 門電壓為高時導(dǎo)通，為低時關(guān) 閉(2) PMOS P-type Metal Oxide Semiconductor 門電壓為低時導(dǎo)通，為高時關(guān) 閉3. 基本邏輯電路：(1) 組合邏輯電路：電路中沒有存儲單元，邏輯電路的輸出完全由當(dāng)前的輸入 決定(2) 時序邏輯電

10、路：電路中有存儲單元，邏輯電路的輸出由原來狀態(tài)和當(dāng)前的 輸入決定第四章Verilog HDL建模與仿真1. 常見的英文縮寫：PLA Programmable Logic Array可編程邏輯陣列PAL Programmable Array Logic可編程陣列邏輯PLD Programmable Logic Device 可編程邏輯器件CPLD Complex Programmable Logic Device復(fù)雜可編程邏輯器件FPGA Field Programmable Gate Array現(xiàn)場可編程門陣列ASIC : Application Specific In tegrated Ci

11、rcuit專用集成電路2. Verilog HDL是硬件描述語言的一種，是目前應(yīng)用最廣泛的硬件描述語言之一，用于數(shù)字系統(tǒng)的設(shè)計。設(shè)計者用它進(jìn)行數(shù)字邏輯系統(tǒng)的仿真模擬、時序分析、邏輯綜合。VHDL與 Verilog HDL的比較：VHDL發(fā)展的較早，語法嚴(yán)格，而 Verilog HDL是 在C語言的基礎(chǔ)上發(fā)展起來的一種硬件描述語言，語法較自由3. Verilog HDL能夠描述電路的5中抽象級別：系統(tǒng)級、算法級、RTL級、門級、 開關(guān)級(1) 系統(tǒng)級：用高級結(jié)構(gòu)實線外部性能的模型(2) 算法級：用高級結(jié)構(gòu)實線算法運(yùn)行的模型(3) RTL級(Register Transfer Level ):描述

12、數(shù)據(jù)在寄存器之間的流動和如 何處理、控制這些數(shù)據(jù)流動的模型(4) 門級：描述邏輯門及其互相之間連接的模型(5) 開關(guān)級：描述器件中三極管和存儲節(jié)點(diǎn)以及互相之間連接的模型通過綜合，行為描述的模塊可能轉(zhuǎn)化為門級描述的模塊4. Verilog的基本設(shè)計單元：Verilog HDL模塊。一個完整的 Verilog HDL模型由若干個Verilog HDL模塊構(gòu)成，每個模塊又由若干個子模塊構(gòu)成5. （ 1）Verilog HDL程序是由模塊構(gòu)成的。每個模塊的內(nèi)容都是嵌在module和en dmoudle兩個語句之間的，每個模塊實現(xiàn)特定的功能，模塊是可以進(jìn)行層次嵌 套的2）每個模塊要進(jìn)行端口定義，并說明輸

13、入輸出口，然后對模塊的功能進(jìn)行行 為邏輯描述（3）Verilog HDL程序的書寫格式自由，一行可以寫幾個語句，一個語句也可 以分寫多行（4）除了 endmoudle語句外，每個語句和數(shù)據(jù)定義的最后必須有分號（5） 可以用/*.*/和/注釋（6）VHDL和 Verilog HDL 的共同點(diǎn)： 能形式化的抽象表示電路的結(jié)構(gòu)和行為 支持邏輯設(shè)計中層次與領(lǐng)域的描述 可借用高級語言的精巧結(jié)構(gòu)來簡化電路的描述 具有電路仿真與驗證機(jī)制以保證設(shè)計的正確性 支持電路描述由高層到底層的綜合轉(zhuǎn)化 硬件描述與實現(xiàn)工藝無關(guān)（有關(guān)工藝可以通過語言提供的屬性包括進(jìn)去） 便于文檔管理 易于理解和設(shè)計重用不同點(diǎn)： veril

14、og HDL資源比VHDL豐富 verilog HDL在系統(tǒng)級抽象方面比VHDL略差一些，而在門級開關(guān)電路描述 方面比VHDLL雖得多 verilog HDL 更易于掌握6. （ 1）模塊的結(jié)構(gòu)：模塊由兩部分組成：端口定義（接口描述），模塊內(nèi)容（邏 輯功能描述）（2） 模塊的端口定義格式：module模塊名（口 1, 口 2）；（3）模塊的內(nèi)容：I/O說明內(nèi)部信號說明7. 功能定義（有3種方法實現(xiàn)邏輯功能）：（1） 用assign聲明語句，例如：assign a = b + c（2）用實例元件，例如： and #2 ul （ 1， a,b） （3）用 always 塊8. （ 1）所有過程塊（

15、initial，always）、連續(xù)賦值語句assign和實例應(yīng)用都是并行的（2）always過程塊內(nèi)的語句是順序執(zhí)行的（3）連續(xù)賦值語句assign和實例應(yīng)用都可以獨(dú)立于過程塊存在于模塊的功能 定義部分9. Verilog HDL 基本語法（1）數(shù)據(jù)類型及其常量和變量Verilog 共有19種數(shù)據(jù)類型，最重要的四種：reg型、wire型、integer型、 parameter 型（2）Verilog中有常量、變量之分，分屬于19種數(shù)據(jù)類型 參數(shù)型（parameter ）定義常量，例如： parameter data_width = 8,counter=8 * 1024;模塊應(yīng)用時，可通過參數(shù)

16、傳遞改變已經(jīng)規(guī)定的值，在一個模塊中改變另一個模 塊的參數(shù)時，要用defparam命令。 變量：a.網(wǎng)絡(luò)數(shù)據(jù)類型（wire，tir ）:表示實體之間的物理連接，該類型的 變量不能存儲值，必須受到驅(qū)動器（門或assign語句）驅(qū)動，wire-受單個驅(qū)動源的驅(qū)動，tir受多個驅(qū)動源的驅(qū)動wire型變量可以是任何方程式的輸入信號，也可以是assign語句或?qū)嵗妮敵?。例如：wire a ，b，cwire 4:0 dbb. reg型（寄存器數(shù)據(jù)類型）：通過賦值語句可以改變reg型變量的值，always 塊中的每一個信號都必須定義為reg型。reg型通常是寄存器或觸發(fā)器的輸出， 但不一定總是。例如：r

17、eg 7:0 datareg q0，q1c. reg型的擴(kuò)展：memory型，通過擴(kuò)展reg型變量的地址實現(xiàn) 例如：reg 7:0 memp 1023:0reg 7:0 memd 255:0.memory型不能綜合。10.運(yùn)算符和表達(dá)式+-*/11. 阻塞賦值和非阻塞賦值阻塞賦值與非阻塞賦值相比，就是阻塞賦值輸出不延遲，而且是順序執(zhí)行；而非阻塞賦值延遲一個時鐘周期，并且是并發(fā)執(zhí)行的非阻塞賦值（ <=）：塊結(jié)束后才完成賦值（例：f<=a，f不是立即被賦值），在 always塊描述的時序電路中應(yīng)使用非阻塞賦值阻塞賦值（=）：賦值完成后塊才結(jié)束（例：f=a，f立即被賦值），在always

18、塊 描述的時序電路中使用阻塞賦值可能產(chǎn)生錯誤，一般用在組合邏輯電路中12. 塊語句（1）順序塊：begin :塊名塊內(nèi)語句end 塊內(nèi)語句順序執(zhí)行每條語句的延遲時間是相對于前一條語句的仿真時間而 言的直到最后一條語句執(zhí)行完，程序流程控制才跳出該語句塊（2）并行塊：fork :塊名塊內(nèi)語句joi n塊內(nèi)語句同時執(zhí)行，塊內(nèi)語句的順序是任意的塊內(nèi)每條語句的延遲時間是相 對于程序流程控制進(jìn)入到塊內(nèi)的仿真時間延遲時間是用來給賦值語句提供執(zhí) 行時序的當(dāng)按時間時序排列的最后的語句執(zhí)行完后，或一個disable語句執(zhí)行時，程序流程控制跳出該程序塊（3）塊名：為塊取一個名字可以在塊內(nèi)定義局部變量，可以被其它語句

19、調(diào)用（4）起始時間和結(jié)束時間：對于順序塊：起始時間就是第一條語句開始被執(zhí)行的時間，結(jié)束時間就是最后一一條語句執(zhí)行結(jié)束的時間對于并行塊：起始時間是程序流程控制進(jìn)入該塊的時間，結(jié)束時間是按時間排序在最后的語句執(zhí)行結(jié)束的時間13. case 語句：（1）分支表達(dá)式的值必須互不相同（2）只允許有一個default語句（3）所有表達(dá)式要有位寬，且必須相等（4）要有default分支語句，否則產(chǎn)生邏輯鎖存14. 循環(huán)語句（1）forever 語句：格式：forever語句（或語句組）；用于產(chǎn)生周期性的波形，作為仿真測試 的信號它與always語句的不同之處在于它不能獨(dú)立寫在程序中，必須用在initial

20、塊中（2）repeat語句（重復(fù)執(zhí)行，次數(shù)由表達(dá)式?jīng)Q定） 格式：repeat （常量）語句（或語句組）（3）while 語句：格式：while （表達(dá)式） 語句（或語句組）；若表達(dá)式為真或非0則執(zhí)行（4）for語句格式：for （循環(huán)變量初值；循環(huán)條件；增量） 語句（或語句組）15. 結(jié)構(gòu)說明語句四種：initial、always、task、function。任何過程塊都從屬于這 4種結(jié)構(gòu)說明語句（1）initial 一個程序模塊中可以有多個in itial 塊 每個initial塊只在仿真開始時執(zhí)行一次，多個initial塊是并行的運(yùn)行的 作用：變量的初始化、產(chǎn)生激勵波形，用于測試文件（2）

21、always <時序控制 > < 語句> always語句在仿真時不斷重復(fù)執(zhí)行，而后面的語句是否執(zhí)行取決于“時序 控制”條件是否滿足，缺少“時序控制”，程序?qū)霈F(xiàn)死鎖 時序控制條件即觸發(fā)條件，包括邊沿觸發(fā)（posedge/negedge）、電平觸發(fā)， 單個或多個 一個模塊中可以有多個always塊（3）function說明語句調(diào)用函數(shù)時返回一個用于表達(dá)式的值。函數(shù)中必須對與函數(shù)名相同的寄存器賦值。范圍缺省時，返回值為1位的reg型。函數(shù)的使用規(guī)則：函數(shù)的定義中不能包含任何時間控制語句，即任何的#，或wait來標(biāo)識的語句 函數(shù)不能啟動任務(wù) 函數(shù)至少有一個輸入?yún)⒘?函數(shù)中

22、必須對與函數(shù)名相同的寄存器賦值（4） initial 和always說明語句在仿真的一開始就立即開始執(zhí)行。initial語句只執(zhí)行一次，always語句則不斷地重復(fù)執(zhí)行，直到仿真結(jié)束，在一個模塊中， 使用initial 和always語句的次數(shù)是不受限制的。task和function 語句可以 在程序模塊中一處或多處調(diào)用16. task 和 function 的區(qū)別（1）函數(shù)只能和主模塊共用一個仿真時間單位，任務(wù)可以有自己的仿真時間單 位（2）任務(wù)可以調(diào)用函數(shù)，函數(shù)不能調(diào)用任務(wù)（3）函數(shù)必須要有輸入變量，任務(wù)可以有可以沒有（4）函數(shù)有返回值，任務(wù)沒有返回值17. 宏定義define宏名宏內(nèi)容（

23、1）建議宏名用大寫字母（2）宏定義只做置換，不作語法檢查，編譯時才報錯（3）先定義，后使用（4）引用宏時在宏名前加上“' ”18. 文件包含處理'in elude“文件名”（1）一個in elude只能指定一個文件名（2）文件包含可以嵌套19. 時間尺度'timescale 時間單位 / 時間精度用來說明該命令后模塊的仿真時間單位和時間精度， 時間單位和時間精度的 參數(shù)值必須是整數(shù)，有效數(shù)字是 1，10，100，單位是s，ms, us，ps，fs20. 條件編譯'ifdef 宏名程序段1'else程序段2'en dif21. 有限狀態(tài)機(jī)由狀態(tài)寄存器（觸發(fā)器）作為狀態(tài)記憶部件（常用正跳邊沿觸發(fā)的D觸發(fā)器），僅當(dāng)觸發(fā)信號到達(dá)時刻才可能發(fā)生狀態(tài)改變，n個觸發(fā)器最多有2n個狀態(tài)兩種有限狀態(tài)機(jī)：（1）Mealy 型下一個輸出是當(dāng)前狀態(tài)的輸入的函數(shù)下一個狀態(tài)是當(dāng)前狀態(tài)和輸入的函數(shù)（2）Moore 型下一個輸出是當(dāng)前狀態(tài)的函數(shù)下一個狀態(tài)是當(dāng)前狀態(tài)和輸入的函數(shù)22. TOP-DOW設(shè)計和DOWN-TOP計比較TOP-DOWN計的設(shè)計過程是理想化的