高速電路設(shè)計(jì)中時(shí)序計(jì)算方法與應(yīng)用實(shí)例

1、高速電路設(shè)計(jì)中時(shí)序計(jì)算方法與應(yīng)用實(shí)例 在高速數(shù)字設(shè)計(jì)中，因?yàn)橼吥w效應(yīng)、接近干擾、高速變幻等因素，設(shè)計(jì)者不能單純地從數(shù)字電路的角度來(lái)審查自己的產(chǎn)品，而要把信號(hào)看作不穩(wěn)定的模擬信號(hào)。采納對(duì)信號(hào)分析，可以發(fā)覺(jué)，信號(hào)的高頻譜線主要來(lái)自于信號(hào)的變幻沿而不是信號(hào)頻率。例如一個(gè)1mhz的信號(hào)，雖然時(shí)鐘周期為1微秒，但是假如其變幻沿升高或下降時(shí)光為納秒級(jí)，則在頻譜儀上可以觀看到頻率高達(dá)數(shù)百兆赫茲的譜線。因此，電路設(shè)計(jì)者應(yīng)當(dāng)越發(fā)關(guān)注信號(hào)的邊沿，由于邊沿往往也就是信號(hào)頻譜最高、最簡(jiǎn)單受到干擾的地方。在同步設(shè)計(jì)中，數(shù)據(jù)的讀取需要基于時(shí)鐘采樣，按照以上分析，為了得到穩(wěn)定的數(shù)據(jù)，時(shí)鐘的采樣點(diǎn)應(yīng)當(dāng)遠(yuǎn)離數(shù)據(jù)的變幻沿。圖1是

2、利用時(shí)鐘clk的升高沿采樣數(shù)據(jù)data的示例。data發(fā)生變幻后，需要等待起碼setup時(shí)光(建立時(shí)光)才干被采樣，而采樣之后，起碼hold時(shí)光(保持時(shí)光)之內(nèi)data不能發(fā)生變幻。因此可以看出，器件的建立時(shí)光和保持時(shí)光的要求，正是為了保證時(shí)鐘的采樣點(diǎn)遠(yuǎn)離數(shù)據(jù)的變幻沿。假如在芯片的輸入端不能滿足這些要求，那么芯片內(nèi)部的規(guī)律將處于非穩(wěn)態(tài)，功能浮現(xiàn)異樣。2 時(shí)序分析中的關(guān)鍵參數(shù)為了舉行時(shí)序分析，需要從datasheet(芯片手冊(cè))中提取以下關(guān)鍵參數(shù)： freq：時(shí)鐘頻率，該參數(shù)取決于對(duì)芯片工作速率的要求。 tcycle：時(shí)鐘周期，按照時(shí)鐘頻率freq的倒數(shù)求得。tcycle=1/freq。 tco

3、：時(shí)鐘到數(shù)據(jù)輸出的延時(shí)。上文提到，輸入數(shù)據(jù)需要采納時(shí)鐘采樣，而輸出數(shù)據(jù)同樣也需要參考時(shí)鐘，不過(guò)普通而言，相比時(shí)鐘，輸出的數(shù)據(jù)需要在芯片內(nèi)延遲一段時(shí)光，這個(gè)時(shí)光就稱為tco。該參數(shù)取決于芯片創(chuàng)造工藝。 tsetup(min)：最小輸入建立時(shí)光要求。 thold(min)：最小輸入保持時(shí)光要求。除以上五個(gè)參數(shù)外，時(shí)序分析中還需要如下閱歷參數(shù)： vsig：信號(hào)傳輸速度。信號(hào)在電路上傳輸，傳輸速度約為6英寸/納秒。時(shí)序計(jì)算的目標(biāo)是得到以下兩個(gè)參數(shù)之間的關(guān)系： tflight-data：數(shù)據(jù)信號(hào)在電路板上的走線延時(shí)。 tflight-clk：時(shí)鐘信號(hào)在電路板上的走線延時(shí)。以上參數(shù)是舉行時(shí)序分析的關(guān)鍵參數(shù)

4、，對(duì)于一般的時(shí)序分析已經(jīng)足夠。3 源同步系統(tǒng)的時(shí)序計(jì)算源同步系統(tǒng)指數(shù)據(jù)和時(shí)鐘是由同一個(gè)器件驅(qū)動(dòng)發(fā)出的狀況，下圖是頻繁的源同步系統(tǒng)拓?fù)浣Y(jié)構(gòu)：該系統(tǒng)的特點(diǎn)是，時(shí)鐘和數(shù)據(jù)均由發(fā)送端器件發(fā)出，在接收端，利用接收到的時(shí)鐘信號(hào)clk采樣輸入數(shù)據(jù)信號(hào)data。源同步系統(tǒng)的時(shí)序計(jì)算公式為：tco(max) + (tflight-data - tflight-clk)max + tsetup(min) co(min) + (tflight-data - tflight-clk)min thold(min) (式2)時(shí)序計(jì)算的終于目標(biāo)是獲得tflight-data - t flight-clk的允許區(qū)間，再基于該

5、區(qū)間，通過(guò)vsig參數(shù)，推算出時(shí)鐘信號(hào)和數(shù)據(jù)信號(hào)的走線長(zhǎng)度關(guān)系。4 spi4.2接口時(shí)序分析spi4.2(system packet interface level4, phase 2)接口是國(guó)際組織oif制定的針對(duì)oc192(10gbps)速率的接口。目前廣泛應(yīng)用在高速芯片上，作為物理層芯片和鏈路層芯片之間的接口。spi4.2的接口定義如下：spi4.2接口信號(hào)根據(jù)收、發(fā)方向分為兩組，3中，以t開(kāi)始的發(fā)送信號(hào)組和以r開(kāi)始的接收信號(hào)組。每組又分為兩類，以發(fā)送信號(hào)組為例，有數(shù)據(jù)類和狀態(tài)類，其中數(shù)據(jù)類包含tdclk、tdat15:0，tctl，狀態(tài)類包含tsclk，tstat1:0。其中，狀態(tài)類信

6、號(hào)是單端lvttl信號(hào)，接收端利用tsclk的升高沿對(duì)tstat1:0采樣，方向?yàn)閺奈锢韺有酒l(fā)往鏈路層芯片;數(shù)據(jù)類信號(hào)是差分lvds信號(hào)，接收端利用tdclk的升高沿與下降沿對(duì)tdat15:0和tctl采樣，即一個(gè)時(shí)鐘周期舉行兩次采樣，方向?yàn)閺逆溌穼有酒l(fā)往物理層芯片。因?yàn)榻邮招盘?hào)組與發(fā)送信號(hào)組的時(shí)序分析類似，因此本文僅對(duì)發(fā)送信號(hào)組舉行時(shí)序分析。在本設(shè)計(jì)中，采納vitesee公司的vsc9128作為鏈路層芯片，vsc7323作為物理層芯片，以下參數(shù)分離從這兩個(gè)芯片的datasheet中提取出來(lái)。 狀態(tài)類信號(hào)的時(shí)序分析對(duì)狀態(tài)類信號(hào)，信號(hào)的流向是從物理層芯片發(fā)送到鏈路層芯片。第一步，確定信號(hào)工作頻率，對(duì)狀態(tài)類信號(hào)，本設(shè)計(jì)設(shè)定其工作頻率和時(shí)鐘周期為：freq=78.125mhz;tcy